NO853101L - Selvsynkroniserende dechiffreringsapparat. - Google Patents

Abstract

Der gis anvisning på et selvsynkroniserende dechiffreringsapparat for høye bitrater, omfattende et antall parallelt arbeidende dechiffreringstrinn (ESI, ES2, ES3, ES4) som hvert inneholder en seriekobling av et første og et annet modulo-2-addisjonsledd (A1.1, A1.2, A2.1, A2.2 ...) og minst ett skiffregistertrinn (SRI, SR2.1, SR2.2 ...). Til å undertrykke kortperioder kan der mellom 1. og 2. modulo-2-addisjonsledd være føyet inn et tredje modulo-2-addisjonsledd, ved hvis hjelp der ved opptreden av kortperioder blir invertert minst én bit av det gjennomløpende signal.Apparatet kan anvendes alternativt til eksisterende dechiffreringsapparater, og be-handlingshastigheten blir da minsket til en. ..brøkdel..av._den tidligere, hvorved det blir mulig å ty tii en billigere ha avlederteknologi i CMOS i.

Description

Oppfinnelsen angår et selvsynkroniserende dechiffreringsapparat i samsvar med innledningen i patentkrav 1.

Ved digital signaloverføring kan der forekomme puls-mønstre som har en forstyrrende likestrømandel, eller hvis energiandel er særlig høy ved bestemte diskrete frekvenser. For å unngå slike pulsmønstre blir det digitale signal som skal overføres, på sendesiden omstokket, altså transposisjons-chiffrert, ved modulo-2-addisjon med en pseudotilfeldig sekvens. På mottagningssiden skjer dechiffreringen ved en ytterligere modulo-2-addisjon med den samme pseudotilfeldige sekvens som allerede ble anvendt på sendesiden. Den synkronisering av de pseudotilfeldighetsgeneratorer som da behøves på sendesiden og på mottagningssiden, kan man unngå ved å anvende frittløpende, såkalte multiplikative resp. selvsynkroniserende chiffrerings- og dechiffreringsapparater.

Med den videre utbygning av det digitale fjernmeldings-«nett følger nødvendigheten av overføringsinnretninger for signaler med meget høy skritthastighet mellom sentrale punkter av nettet. Dermed blir det nødvendig å utføre chiffrerings-

og dechiffreringsapparater for digitale signaler med meget høy taktfrekvens.

Fra Siemens Forschungs- und Entwicklungsberichten, bind

6 (1977) nr. 1, side 1-5 er der allerede kjent en mulighet for å bygge dechiffreringsapparater for digitale signaler med høy taktfrekvens. De digitale signaler blir her omstokket i flere parallelle kanaler med tilsvarende lav bitsekvens og de fremkomne signaler sammenfattet ved multipleksering.

En lignende oppbygning anvendes på mottagningssiden, hvor

der etter en demultiplekser følger parallell dechiffrering i flere kanaler. Dette resulterer foruten i omfattende utstyr i nødvendigheten av å synkronisere multipleksere og demulti-pleksere seg imellom.

Fra televerkenes side er chiffreringen for de enkelte hierarkitrinn av det digitale fjerntrafikknett standardisert. Således foreskriver f.eks. den internasjonale postmyndighet

i CCITT-rekommandasjoner under V27 bis et chiffreringsapparat med en chiffreringsperiode på 127 bits og et tilsvarende dechi f freringsapparat.

Når det gjelder den foreliggende oppfinnelse, består oppgaven i å gi anvisning på et selvsynkroniserende dechiffreringsapparat som også egner seg for overføring av digitale signaler med høy bitfrekvens, og som med relativt liten påkost-ning gjør det mulig å klare seg uten demultiplekserinnretning, samt hvis periode kan velges uavhengig av arbeidshastigheten, foruten at en undertrykkelse av uheldige kortperioder skal være mulig på økonomisk forsvarlig måte.

Med et selvsynkroniserende dechiffreringsapparat av

den innledningsvis angitte art blir oppgaven løst med de trekk som er angitt i karakteristikken i patentkrav 1.

Særlig gunstig ved løsningen ifølge oppfinnelsen er

at selv lengre dechiffreringsapparater kan få en oversiktlig oppbygning av rent digitale ledd og integrasjon derved blir vesentlig lettet.

Foretrukne videre utformninger av dechiffreringsapparatet ifølge oppfinnelsen er angitt i patentkravene 2 og 3.

Oppfinnelsen vil i det følgende bli belyst nærmere under henvisning til tegningen. Fig. 1 viser koblingen for et enkelt dechiffreringstrinn.

Fig. 2 viser koblingen for et dechiffreringsapparat

med fire parallelle dechiffreringstrinn og med en periode på 127 bits, og

fig. 3 viser koblingen for et dechiffreringsapparat

med fem parallelle dechiffreringstrinn, en chiffreringsperiode på 127 bits samt en tilleggsinnretning til å undertrykke kortperioder.

Det dechiffreringstrinn som er vist på fig. 1, inngår

i et n-trinnet dechiffreringsapparat. Dechiffreringstrinnet inneholder et første og et annet modulo-2-addisjonsledd A1,

A2 samt et første og eventuelt et annet skiftregister SR1,

SR2. Dechiffreringstrinnet tjener til dechiffrering av den p'te bit av det digitale signal, så der ved utgangen fra første skiftregistertrinn SR1 blir avgitt en tilsvarende omstokket bit Ds x ^ og ved utgangen fra annet skiftregistertrinn SR2 en taktperiode senere blir avgitt en omstokket bit Ds x mens dechiffreringstrinnets utgangssignal Do kan tas ut fra utgangen fra annet modulo-2-addisjonsledd

A2. Første ski ftregistertrinn SR1 svarer altså, referert

til inngangen Ds, til p'te skiftregistertrinn hos det samlede dechiffreringsapparat. Et enkelt dechiffreringstrinn inneholder en inngang for utgangssignalet Ds x n fra n'te dechiffreringstrinn E1 og utgangssignalet Ds x m fra m'te dechiffreringstrinn.

Begge inngangene utgjør samtidig inngangene til første modulo-2-addisjonsledd A1, hvis utgang er forbundet med den ene inngang til annet modulo-2-addisjonsledd A2, mens dettes annen inngang er forbundet med inngangen for det inngangs-signal som skal dechiffreres i dette trinn. Utgangstilslut-ningen på annet modulo-2-addisjonsledd A2 er utgangstilslut-ningen for det dechiffrerte utgangssignal Do fra dette trinn. Inngangen for signalet Ds som skal dechiffreres, er dessuten forbundet med inngangen til første ski ftregistertrinn SR1 ,

som likedan som det annet består av en taktet D-flip-flop,

og hvis utgang kan være forbundet med D-inngangen til et annet skiftregistertrinn SR2.

Frekvensen av taktsignalet T for ski ftregistertrinnene tilsvarer parallell-bittakten, altså bittakten for de digitale signaler dividert med antall p parallelle innganger til chiff-reringstrinnet. n betegner her antall ski ftregistertrinn hos chiffreringsapparatet, mens m'te trinn betegner det trinn hvis utgangssignal foruten det fra n1 te trinn tilbakekobles til inngangen, samtidig som m er mindre enn n med en forskjell minst lik en.

Ved kjente selvsynkroniserende serielle dechiffreringsapparater er utgangen fra m'te og utgangen fra n'te trinn som kjent forbundet med inngangen til første ski ftregistertrinn via minst ett modulo-2-addisjonsledd. I det foreliggende tilfelle er dechiffreringstrinnene anordnet med et eller to skiftregistertrinn parallelt, idet hvert av de p dechiffreringstrinn disponerer en inngang og inngangene f.eks. er forbundet med de parallelle utganger fra en serie-parallellomformer som kilde for et digitalt signal med p parallelle bits. For oppbygningen av et dechiffreringsapparat med n dechiffreringstrinn behøves n-p dechiffreringstrinn med to skiftregistertrinn hver og 2 p-n dechiffreringstrinn med et skiftregistertrinn hver. Sett i skiftretningen følger først de n-p dechiffreringstrinn med to skiftregistertrinn, som så etterfølges av de 2 p-n dechiffreringstrinn med bare ett skiftregistertrinn. Ved skiftretning fra venstre mot høyre har da første dechiffreringstrinn til venstre for det betraktede dechiffreringstrinn utgangssignalene Ds x<+>^,

Ds x^ P og Ds x^ 2p, såfremt det dreier seg om et dechiffreringstrinn med to skiftregistertrinn, og på tilsvarende måte har første følgende dechiffreringstrinn til høyre for det betraktede dechiffreringstrinn utgangssignalene Ds x ^,

Ds x ^ p og Ds x ^ 2p. På tilsvarende måte har annet dechiffreringstrinn til venstre for et betraktet trinn utgangssignalene Ds x<2>, Ds x<2>p og Ds x2 2p, mens annet dechiffreringstrinn til høyre for det betraktede trinn har utgangssignalene Ds x"<2>, Ds x~<2->p og Ds x"<2_2p>.

Fig. 2 anskueliggjør sammenkoblingen av fire dechiffreringstrinn i henhold til fig. 1 til et dechiffreringsapparat som omfatter syv skiftregistertrinn med tilbakekoblinger etter sjette og syvende skiftregistertrinn og disponerer fire parallelle innganger. På tilsvarende måte som ved fig. 1 er altså p=4, n = 7 og m = 6, og de fire innganger for signalet Di og de fire utganger for signalet Ds er koblet parallelt. For en seriell overføring blir det altså nødvendig å innkoble en firetrinnet serie-parallellomformer foran de-chif f reringsapparatet og en firetrinnet parallel-serieomformer etter dette. Serie-parallellomformningene og de tilsvarende parallell-serieomformninger behøver på grunn av omformerens lagringsegenskaper ikke å skje bitsynkront, og heller ikke behøves noen ordsynkronisering mellom sendesidig chiffreringsapparat (scrambler) og mottagningssidig dechiffreringsapparat (descrambler).

Dechiffreringsapparatet på fig. 2 inneholder fire dechiffreringstrinn ESI ... ES4 som hvert har en inngang Ds1 ... Ds4 til parallelt opptak av 4 bits av det digitale signal som skal dechiffreres, og en utgang Do1 ... Do4. Med i alt n = 7 skiftregistertrinn fås en periode på 2 -1 = 127 bits.

I samsvar med den regel som der ble gjort rede for, følger i skiftretning først n - p = 3 dechiffreringstrinn med to skiftregistere og så 2p - p = 1 dechiffreringstrinn med bare ett skiftregistertrinn, og første dechiffreringstrinn ES 1 har således bare ett skiftregistertrinn SR1. De øvrige dechiffreringstrinn ES2, ES3, ES4 inneholder derimot to og to skiftregistertrinn SR2.1, SR2.2, SR3.1, SR3.2, SR4.1,

SR4.2 som i samsvar med fig. 1 er forbundet med hverandre

og med den tilsvarende inngang og dessuten er tilkoblet en felles taktkilde T. De andre innganger til første modulo-2-addisjonsledd A1.1, A2.1, A3.1 til første til tredje dechi f f rer ingstr inn er forbundet med hver sin utgang fra annet skiftregistertrinn hos det forutgående dechiffreringstrinn, altså med ski ftregistertrinnene SR2.2, SR3.2, SR4.2. Den tilsvarende inngang til 1. modulo-2-addisjonsledd A4.1 hos fjerde dechiffreringstrinn ES4 er forbundet med utgangen fra første og eneste skiftregistertrinn SR1 hos første dechiffreringstrinn ES1. De første innganger til første modulo-2-addisjonsledd A1.1, A2.1 hos første og annet dechiffreringstrinn ES1, ES2 er forbundet med utgangen fra det respektive annet skiftregistertrinn SR3.2, SR4.2 hos annet forutgående dechiffreringstrinn ES3, ES4, og første inngang til modulo-2-addisjonsleddet A1.1 er således koblet til utgangen fra skiftregistertrinnet SR3.2 og første inngang til modulo-2-addisjonsleddet A2.1 til utgangen fra skiftregistertrinnet SR4.2. En endring forekommer med hensyn til tredje og fjerde dechiffreringstrinn ES3, ES4, da de to første innganger til de respektive første modulo-2-addisjonsledd A3.1, A4.1 i betraktning av den tilsvarende sykliske ombytning er forbundet med hverandre og med utgangen fra det første og eneste skiftregistertrinn SR1 hos første dechiffreringstrinn. Det dechiffrerte signal gir seg ut fra inngangssignalet Ds til vedkommende trinn og utgangssignalene Ds x ^ og Ds x ^ fra sjette og syvende trinn til høyre for det betraktede dechiffreringstrinn.

Ved de kjente dechiffreringsapparater er det, avhengig

av inngangssignalmønsteret, mulig at bestemte tilstander av dechiffreringsperioden ved bestemte inngangssignalmønstre blir hoppet over og der opptrer periodiske utgangssignalsekvenser av relativt kort varighet. Av denne grunn inneholder dechiffreringsapparater som anvendes i praksis, ytterligere

skiftregistertrinn i tillegg. I CCITT-rekommandasjonene V27 og V27bis blir der f.eks. spesifisert et 7-trinnet chiffreringsapparat og et tilsvarende dechiffreringsapparat som med sikte på å unngå kortperioder er supplert med ytterligere 5 skiftregistertrinn til 12 trinn. Ved dechiffreringsapparatet ifølge rekommandasjon V27bis blir da det respektive innhold av trinnene 8, 9 og 12 sammenlignet med den logiske tilstand ved inngangen til ski ftregisterkjeden. Stemmer et av de par som sammenlignes^ kontinuerlig overens med hverandre for et tidsrom av minst 33 bits, blir neste inngangsbit invertert,

så utgangssignalsekvenser med lengre perioder på 1, 2, 3,

4, 6,8, 9 og 12 bits blir undertrykket. Med den beskrevne

tilleggspåkostning er det således ikke mulig å undertrykke f.eks. utgangssignalsekvenser med periodevarighet 5, 7, 10

og 11 bits, men en undertrykkelse av disse kortperioder i tillegg ville kreve et enda mer omfattende utstyr, så der ved utvikling av slike dechiffreringsapparater behøves et bruksreferert kompromiss. Dette kompromiss er nødvendig for en anvendelse av dechiffreringsapparatene ved høyere overfør-ingshastigheter, da en forlengelse av skiftregisterkjedene begrenser anvendelsesmulighetene ved høyere overføringshastig-heter .

Ved det parallelle dechiffreringsapparat i henhold til fig. 2 og også ved andre dechiffreringsapparater som gjør bruk av dechiffreringstrinnet på fig. 1 i parallelldrift,

må alle dechiffreringstrinn ved hjelp av en innretning til kortperiode-undertrykkelse overvåkes på opptreden av kortperioder om dechiffreringsapparatet skal være forenlig med kjente serielle dechiffreringsapparater som inneholder skiftregistertrinnene i seriekobling.

Undertrykkelsen av uheldige kortperioder skjer i prinsip-pet ved hjelp av en til det egentlige dechiffreringsapparat koblet telleinnretning for overensstemmende bits som opptrer i en avstand lik en kortperiode som skal undertrykkes. Telleinnretningen angir ved overskridelse av et forhåndsinnstilt antall av overensstemmende bits en puls som ledes videre til dechiffreringstrinnet. Telleinnretningen danner altså

den vesentlige del av innretningen til å undertrykke

kortperioder, og for sin forbindelse med telleinnretningen er dechiffreringstrinnene i samsvar med fig. 3 supplert med et ytterligere modulo-2-addisjonsledd 54, 44, 34, 24, 14. Dette addisjonsledd er innføyet slik mellom første og annet modulo-2-addisjonsledd A1, A2 at den ene inngang til tredje modulo-2-addisjonsledd er forbundet med utgangen fra første modulo-2-addisjonsledd, at annen inngang til tredje modulo-2-addisjonsledd er forbundet med en tilordnet utgang fra innretningen til undertrykkelse av kortperioder, og at der til utgangen fra tredje modulo-2-addisjonsledd er koblet den inngang til annet modulo-2-addisjonsledd, som hittil var forbundet med utgangen fra første modulo-2-addisjonsledd. På fig. 3 ses et dechiffreringsapparat av 5 således utvidede dechiffreringstrinn E1 ... E5, samtidig som venstre del av fig. 3 med dechiffreringstrinnene E3, E4, E5 er vist på fig.

3a og høyre del med dechiffreringstrinnene E1, E2 er vist på fig. 3b. De to koblingsdeler er adskilt ved linjene S1,

S2. Dechiffreringsapparatet på fig. 3 har 5 parallelle innganger, så p = 5, dessuten er der til å frembringe en skift-periode på 2<7->1 = 127 bits benyttet n = 7 skiftregistertrinn, mens tilbakekoblingen skjer etter m = 6. og n = 7. trinn.

I samsvar med den allerede beskrevne regel er der derfor

for det første anordnet n - p = 7-5 = 2 dechiffreringstrinn E5 og E4, hvert med to skiftregistertrinn 51, 52 resp. 41,

42, og til disse slutter seg så 2p-n = 10-7 = 3 dechiffreringstrinn E3, E2, E1 med hvert sitt skiftregistertrinn 32,

22, 12.

De skiftregistertrinn 31, 21, 11 som inneholdes i dechiffreringstrinnene 31, 21, 11 i tillegg, behøves altså ikke for dechiffreringsfunksjonen, men inngår allerede i innretningen til kortperiodeundertrykkelse. Til denne innretning hører 5 grupper å tre modulo-2-addisjonsledd hvis utganger er sammenfattet via en og en NAND-port 114, 214, 314, 414,

514. Hver av disse grupper på 3 er tilordnet et dechiffreringstrinn, idet de første innganger til hvert av modulo-2-addi-sjonsleddene 111, 112, 113; 211, 212, 213; 311, 312, 313;

411, 412, 413; 511, 512, 513 er forbundet med hverandre og med D-inngangen til første skiftregistertrinn hos det til-

ordnede dechiffreringstrinn. De andre innganger til de to modulo-2-addisjonsledd hos de fem grupper er slik forbundet med utgangene fra de enkelte skiftregistertrinn at der i hver gruppe på tre skjer en sammenligning mellom den bit som opptrer ved inngangen til første skiftregistertrinn hos et dechiffreringstrinn, med 8., 9. og 12. lagrede bit. Da dechiffreringstrinnene alt i alt bare inneholder 10 skiftregistertrinn og der dermed bare kan lagres 10 bits, er der i tillegg anordnet D-flip-flops 118 og 218 som er innskutt foran de andre innganger til de første modulo-2-addisjonsledd 113, 213 i første og annen gruppe på 3 og med samme taktkilde som dechiffreringstrinnenes skiftregistertrinn, og hvis D-innganger er forbundet med utgangene fra de andre skiftregistertrinn hos henholdsvis fjerde og femte dechiffreringstrinn. Når den bit som opptrer ved inngangen til første skiftregistertrinn hos et k'te dechiffreringstrinn, .er lik en av de lagrede bits nr. 8, 9 og 12, fås ved utgangen fra den tilsvarende k'te NAND-port 114, 214, 314, 414, 514 hver gang det logiske ettnivå, som avgis via en tilhørende inverterende inngang til NAND-porten 60, så denne via sin inverterende utgang frigir delerkjeden 61, 62, 63, 64. Delerkjeden er via inverteren 65 koblet til kilden for de digitale signalers ordtakt T og inneholder en første deler 61 og en annen deler 62 med delerforhold 2:1 og 2 etterkoblede JK-flip-flops.

Innretningen til å undertrykke kortperioder inneholder videre fem OG-porter 115, 215, 315, 415, 515 med hver sin første gruppe av fem innganger som er separat forbundet med utgangene fra NAND-portene 114, 214, 314, 414, 514, og med en annen gruppe av fire og fire innganger. Hver av disse fire innganger til annen gruppe er koblet til den inverterende utgang fra en av D-flip-flopene 116, 216, 316, 416, 516, hvis D-innganger er tilkoblet utgangen fra en av OG-portene med

ni innganger. De inverterende utganger fra disse D-flip-flops er forbundet med en og en inngang til den port hvis portutgang D-f1ip-flopen ikke er tilkoblet. De ikke-inverterende utganger fra D-flip-flopene er via en ytterligere OG-port 117, 217, 317, 417, 517 forbundet med de andre innganger til tredje

modulo-2-addisjonsledd hos hvert dechiffreringstrinn E1 ...

E5. De andre innganger til de OG-porter som er tilkoblet tredje til femte dechiffreringstrinn, er forbundet med utgangen til den i delerkjeden inneholdte JK-flip-flop 63, og denne etterfølges av en ytterligere JK-flip-flop 64 hvis utgang er forbundet med de andre innganger til OG-portene 117, 217, som på utgangssiden er forbundet med første resp. annet de-chif f reringstrinn.

Den beskrevne frigivelse av delerkjeden 61-64 fører

til at der over en av de frigitte OG-porter 117, 217, 317,

417, 517 og de ekstra tredje modulo-2-addisjonsledd i et av dechiffreringstrinnene E1-E5 inverteres en bit og en opp-tredende kortperiode derved blir avsluttet. Fra og med første gangs konstatering av et pulsmønster som tilsvarer en kortperiode, blir periodisiteten konstatert for hver følgende bit så lenge inngangsmønsteret blir opprettholdt, og dermed er senest etter en paralielltaktperiode på 5 bits alle OG-portene 114, 214, 314, 414, 514 på det logiske ettnivå. OG-portene med ni innganger 115, 215, 315, 415, 515 tjener nå sammen med de etterkoblede D-flip-flops 116, 216, 316, 416,

516 til å lagre informasjonen om hvilken bit ved inngangen til første skiftregister hos et dechiffreringstrinn første gang ble konstatert. Endringen av den logiske verdi av en bit som opptrer ved inngangen til et skiftregistertrinn hos et dechiffreringstrinn, skjer ikke like etter første gangs konstatering av kortperiodekriteriet. I det foreliggende tilfelle er tilordningen av utgangene fra portene 114, 214, 314, 414, 514 til inngangene til OG-portene 115, 215, 315,

415, 515 slik at først den respektive 33. bit etter første gangs konstatering blir invertert. Skjer konstateringen i det foreliggende tilfelle f.eks. første gang ved at utgangen fra den OG-port 114 som er tilordnet første dechiffreringstrinn, går til verdien logisk "1", skjer der etter 6 x 5 = 30 bittakttider via den OG-port 315 som er tilordnet tredje de-chif f reringstrinn , den etterkoblede D-flip-flop 316 og den dermed forbundne OG-port 317 invertering av en bit i tredje mo-dulo-2-addisjonsledd 34 hos tredje dechiffreringstrinn E3.

Inngangene til OG-porten 60 kan istedenfor å være forbundet med utgangene fra OG-portene 114 ... 514 også være forbundet med de ikke-inverterende utganger fra D-flip-flopen 116 ... 516. I så fall blir delerforholdet for frekvens-deleren 61 på grunn av den ekstra delervirkning av disse D-flip-flops å minske fra 5:1 til 4:1, hvorved der fås en undertrykkelse av ugunstige pulsspisser på forbindelses-ledningen mellom utgangen fra OG-porten 60 og tilbakestillings-inngangene til delertrinnene 61 og 62.

Claims (3)

1. Selvsynkroniserende transposisjons-dechiffreringsapparat med n taktede skiftregistertrinn til dechiffrering av et signal med en periode av 2n <-> 1 bits, hvor utgangen fra minst ett skiftregistertrinn er forbundet med inngangen til ett modulo-2-addisjonsledd, karakterisert ved at der er anordnet p parallelle innganger for hver sin av p parallelle bits av det chiffrerte digitale signal (DS), at inngangene i samsvar med rekkefølgen av de ankomne bits er anordnet med p'te bit ved første inngang og de følgende bits ved de neste innganger og forbundet med hvert sitt de-chif freringstrinn, som inneholder minst ett skiftregistertrinn og minst ett modulo-2-addisjonsledd, at antallet p av de parallelle innganger er minst 1 mindre enn antallet n av de taktede skiftregistertrinn som inneholdes i dechiffreringstrinnene, at der betraktet i skiftretning; først er anordnet n-p dechiffreringstrinn med 2 taktede skiftregistertrinn og i tilslutning til disse er anordnet 2p-n dechiffreringstrinn med bare ett taktet skiftregistertrinn, at dechiffreringstrinnene inneholder et første og et annet modulo-2-addisjonsledd (A1 , A2), hvor utgangen fra første modulo-2-addisjonsledd er forbundet med den ene inngang til annet modulo-2-addisjonsledd, hvis annen inngang er forbundet med en av de p parallelle innganger for signalet som skal dechiffreres, at det chiffrerte signal kan tas ut ved utgangen fra annet modulo-2-addisjonsledd, at inngangen for det chiffrerte signal dessuten er forbundet med inngangen til et første taktet skiftregistertrinn (SR1), ved hvis utgang det med en taktperiode forsinkede chiffrerte digitale signal (Ds x P) kan tas ut og der dessuten er tilkoblet inngangen til et ytterligere taktet skiftregistertrinn (SR2) hvis taktinngang er koblet parallelt med taktinngangen til første skiftregistertrinny og ved hvis utgang der kan tas ut et med to taktperioder forsinket chiffrert digitalt signal (Ds x 2p), at taktfrekvensen for det taktsignal (T) som tilføres skiftregistertrinnene, tilsvarer taktfrekvensen for de digitale signaler som skal dechiffreres, dividert med dechiffreringstrinnenes antall p, at den ene inngang til første modulo-2-addisjonsledd (A1) er forbundet med utgangen fra et dechiffreringstrinn hvor n'te forutgående bit av det dechiffrerte digitale signal opptrer, at den annen inngang til første modulo-2-addisjonsledd er forbundet med et dechiffreringstrinn hvor m'te forutgående bit av det chiffrerte digitale signal opptrer, og at m<n og heltallig.

2. Dechiffreringssapparat som angitt i krav 1, karakterisert ved at der til parallell behandling av 4 bits er anordnet fire dechiffreringstrinn (ES 1 ... ES4) som har en og en inngang (Ds1 ... Ds4) for parallelt opptak av 4 bits av det digitale signal som skal dechiffreres, at første dechiffreringstrinn (ES 1) oppviser et første modulo-2-addisjonstrinn (A1.1) hvis utgang er forbundet med inngangen til et annet modulo-2-addisjonsledd (A1.2) hvis annen inngang er forbundet med inngangn (Ds1) til første dechiffreringstrinn, og hvis utgang er forbundet med inngangen til et første skiftregistertrinn (SR1) og med en første utgang (D.1) for første bit av det dechiffrerte digitale signal, at taktinngangen til første skiftregistertrinn (SR1) er forbundet med en kilde for et taktsignal (T) frembragt ved frekvensdeling i forholdet 4:1 av taktsignalet for de digitale signaler som skal dechiffreres, at første inngang til første modulo-2-addisjonsledd (A1.1) hos første dechiffreringstrinn (ES1) er forbundet med annen inngang til første modulo-2-addisjonsledd (A2.1) hos annet dechiffreringstrinn (ES2), at dette modulo-2-addisjonsledds (A2.1) utgang er forbundet med første inngang til et annet modulo-2-addisjonsledd (A2.2) og dettes annen inngang er forbundet med inngangen (Ds2) til annet dechiffreringstrinn (ES2), at utgangen fra annet modulo-2-addisjonsledd (A2.2) er forbundet med utgangen (Do2) fra annet dechiffreringstrinn (ES2), at inngangen til annet dechiffreringstrinn dessuten er forbundet med inngangen til første skiftregistertrinn (SR2.1) hos annet dechiffreringstrinn (ES2), at utgangen fra dette skiftregistertrinn (SR2.1) er forbundet med inngangen til et annet skiftregistertrinn (SR2.2) hos samme dechiffreringstrinn (ES2) og dessuten med første inngang til et første modulo-2-addisjonsledd (A4.1) hos fjerde dechiffreringstrinn (ES4), at utgangen fra annet skiftregistertrinn (SR2.2) hos annet dechiffreringstrinn (ES2) er forbundet med annen inngang til første modulo-2-addisjonsledd (A1.1) hos første dechiffreringstrinn (Es 1), at første inngang til første modulo-2-addisjonsledd (A2.1) hos annet dechiffreringstrinn (ES2) er forbundet med annen inngang til et første modulo-2-addisjonsledd (A3.1) hos tredje dechiffreringstrinn (ES3), mens dette addisjonsledds utgang er forbundet med det ene inngang til et annet modulo-2-addisjonsledd (A3.2) hos samme dechiffreringstrinn, at annen inngang til annet modulo-2-addisjonsledd (A3.2) er forbundet med inngangen (Ds3) til tredje dechiffreringstrinn (ES3) og dessuten med en inngang til et første skiftregistertrinn (SR3.1) hos tredje dechiffreringstrinn (ES3), at utgangen (Ds3) fra tredje dechiffreringstrinn er forbundet, at utgangen fra første skiftregistertrinn hos tredje dechiffreringstrinn (ES3) er forbundet med inngangen til et annet skiftregistertrinn (SR3.2) hos samme dechiffreringstrinn , at utgangen fra annet skiftregistertrinn (SR3.2) er forbundet med den annen inngang til første modulo-2-addisjonsledd (A2.1) hos annet dechiffreringstrinn (VS2), at første inngang til første modulo-2-addisjonsledd (A3.1) hos tredje dechiffreringstrinn (ES3) er forbundet med en annen inngang til et første modulo-2-addisjonsledd (A4.1) hos fjerde dechiffreringstrinn (ES4), at dette addisjonsledds utgang er forbundet med den ene inngang til et annet modulo-2-addisjonsledd (A4.2) hos fjerde dechiffreringstrinn (ES4) og dets annen inngang er forbundet med inngangen (Ds4) til fjerde dechiffreringstrinn, at utgangen fra dette annet modulo-2-addisjonsledd (A4.2) er forbundet med utgangen (Do4) fra fjerde dechiffreringstrinn (ES4), at inngangen (DS4) til fjerde dechiffreringstrinn (ES4) er forbundet med inngangen til et første skiftregistertrinn (SR4.1) hos fjerde dechiffreringstrinn (ES4), at utgangen fra dette annet skiftregistertrinn (SR4.1) er forbundet med inngangen til et annet skiftregistertrinn (SR4.2) hos fjerde dechiffreringstrinn (ES4), at utgangen fra dette skiftregistertrinn er forbundet med den annen inngang til første modulo-2-addisjonsledd (A3.1) hos tredje dechiffreringstrinn (ES3) og at taktinngangene til samtlige skiftregistertrinn er forbundet med hverandre og med kilden for taktsignalet (T) .

3. Dechiffreringsapparat som angitt i krav 1, karakterisert ved at undertrykkelsen av kortperioder skjer ved at der mellom første og annet modulo-2-addisjonsledd i minst ett dechiffreringstrinn er føyet inn et tredje modulo-2-addisjonsledd (14, 24, 34, 44, 54) hvis ene inngang er forbundet med utgangen fra første modulo-2-addisjonsledd, og hvis utgang er forbundet med inngangen til annet modulo-2-addisjonsledd, samt hvis annen inngang er tilkoblet utgangen fra en telleinnretning for overensstemmende bits som opptrer i en avstand lik en kortperiode som skal undertrykkes, og denne telleinnretning ved overskridelse av et forhåndsinnstilt antall av overensstemmende bits gir en puls.