NO303759B1 - Fremgangsmate og apparat til bifasedemodulasjon med digital faselöst slaayfe - Google Patents

Description

Oppfinnelsen angår systemer og fremgangsmåter til dekoding av basisbåndkodede digitaldata.

I en rekke anvendelser er det ønskelig pålitelig å overføre digitaldata kodet på en slik måte at klokkesignalet og datasignalet er inneholdt i ett signal. Dette tillater fjernoverføring i situasjoner hvor mottageren ikke er synkroni-sert med senderen og hvor sending av et ekstra signal som bare inneholder klokkesignalet, ikke er mulig på grunn av forskyvning eller kanal-beskrankninger. Det finnes naturligvis en rekke mulige kodingsopplegg for å kombinere klokke- og datasignalet. De to hyppigst benyttede basisbånd-metoder er bifasekoding og manchesterkoding. Disse to kodingsopplegg og andre kan utledes fra hverandre, slik at de fleste kodings- og dekodings-metoder som kan anvendes i et av disse basisbåndopplegg, med en liten forandring kan benyttes i de andre basisbåndkodingsopplegg.

Disse kodingsopplegg omfatter frekvensmodulasjon av et pulstog i samsvar med et datasignal. I bifasekoding blir pulstogbæresignalet generert slik at hver overgang representerer starten på en ny klokkesyklus. Bærersignalet blir dessuten modulert ved å tilføye en ekstra overgang i midten av klokkesyk-lusen hvis det tilsvarende datasignal er en en. Mangelen av en overgang midt i syklusen eller biten representerer et datasignal på null. I bifasekode blir retningene av overgangene ignorert i dekodingsprosessen.

Det er blitt laget kretser for dekoding av kombinerte data- og klokkesignaler for disse opplegg. Imidlertid er kompleksiteten av kretsene som er nødvendige for dekoding av kodede signaler avhengig av graden av støy-immunitet som ønskes. Hver gang et signal overføres, påvirkes det av energi som finnes i omgivelsene, betegnet som støy og som er tilbøyelig til å forvrenge signalet. Forvrengningene gir seg typisk til kjenne ved forskyvning av signalets kanter. For å gjenvinne de opprinnelige data som ble overført, er det nødvendig å undersøke det mottatte signal for å bestemme hvilken overført verdi som kunne forvrenges med den minste grad av støy for å gi det mottatte signal. Det vil si at en avgjørelse må foretas med hensyn til hvilken overført verdi som er mest sannsynlig. Effektiviteten hvormed en slik avgjørelse foretas, bestemmer støyimmuniteten til en bestemt krets.

Det er to primære metoder for å oppnå dekodingen: analog og digital. De analoge metoder benytter analogkretser såsom en analog faselåst sløyfe for å gjenvinne taktinformasjonen som foreligger i det overførte signal. Den gjenvunnende taktinformasjon blir deretter benyttet til å bestemme dataverdiene i signalet. De digitale metoder benytter generelt en ytre dekodertakt som arbeider med en frekvens som er tilnærmet lik et multiplum av den overførte klokkefrekvens. Denne takt benyttes til å sample det overførte signal på forskjellige punkter. Disse samplene blir deretter benyttet til å bestemme taktverdien og dataverdien innleiret i det kombinerte signal ved å detektere overgangene i signalet. Da den tilnærmede frekvens for det overførte klokkesignal er kjent, kan en overgang fulgt av en annen overgang i en overført klokkeperiode senere dekodes som et null-datasignal og en overført klokkesyklus. Den annen overgang blir deretter betraktet som starten på en annen bitsyklus. Hvis den neste overgang finner sted ved slutten av en bitsyklus, dekodes en annen null. Hvis den neste overgang forekommer midt i bitsyklusen, blir på den annen side en ener dekodet ved den følgende overgang som markerer starten på en ny bitsyklus. På grunn av både samplingsfeil og forskyvning av signalkantene behøver ikke overganger å forekomme eller detekteres nøyaktig på de ovenfor angitte tidspunkter. I slike tilfeller blir overgangen dekodet som den overførte verdi som er den mest sannsynlige som er blitt overført. En overgang som f.eks. forekommer før 3/4-bittakt leses som en ener, mens en overgang som forekommer etter 3/4-takt leses som en null og starten på en annen bitsyklus. Det er imidlertid tvetydig hvorvidt en overgang som forekommer innenfor et sampel inneholdende 3/4-bittakten skulle dekodes som en ener eller en null.

For digital dekoding benyttes en klokke som arbeider på et multiplum av den overførte klokkefrekvens for å ta et antall sampler pr. bitsyklus av inngangssignalet. Etter hvert som antallet sampler pr. bit økes, økes mengden av data som står til rådighet for dekodingsavgjørelsen slik at det er mulig å oppnå større støyimmunitet. Kostnadene for å gjøre dette er imidlertid at det må bygges en klokke som arbeider på en høyere frekvens, og at dekodings-kretsen må være i stand til å arbeide med en tilsvarende større hastighet. Høyere arbeidshastigheter krever typisk dyrere og mer omhyggelig utførte kretser. I noen tilfeller vil det ikke finnes kommersielt tilgjengelige kom-ponenter som kan arbeide på slike hastigheter.

Systemer og fremgangsmåter til dekoding av basisbåndkodede digitalsignaler er blitt utviklet for å skaffe mer pålitelig dekoding i nærvær av støy. Et slikt system er vist i US patentsøknad nr. 07/244 642, søkt 12. september 1988 og overført til Schlumberger Well Services, idet det skal henvises til denne i den foreliggende søknad. I systemet som er beskrevet i den førnevnte søknad, benyttes et "look ahead"-opplegg for å utsette dekodingsavgjørelsene for overganger som forekommer innenfor sampler inneholdende 3/4-bittakten inntil en 1/2-bittakt senere. Dette systemet måler imidlertid bittakten som benyttes for å foreta dekodingsavgjørelser, fra de detekterte bitgrenseoverganger. Forskyvning av disse bitgrenseovergangene kan derfor resultere i en redusert ytelse fordi bittaktene da ikke vil måles korrekt.

I henhold til den foreliggende oppfinnelse tas sampler av bifaseinngangssignalet med en rate lik et multiplum av frekvensen til det overførte klokkesignal eller bæresignalet. Inngangssamplene blir serielt lagret i et skiftregister som binære enere eller nuller i samsvar med hvorvidt en overgang henholdsvis fant sted eller ikke innenfor samplet. En digital faselåst sløyfe (PLL) benyttes til å generere et klokkesignal med et kjent og konstant faseforhold til bæresignalet. På et fast punkt under hver syklus av den genererte PLL-klokke, testes skiftregisteret for å slå fast hvorvidt en overgang av inngangssignalet svarende til en bitgrense (dvs. begynnelsen eller slutten på en overført klokkesyklus) har funnet sted på et bestemt tidspunkt i relasjon til PLL-klokken. Fasen til PLL-klokkesignalet blir deretter justert ved å stille frem eller sinke en teller benyttet til å generere PLL-klokken i henhold til hvorvidt bitgrenseovergangen henholdsvis forekom tidligere eller senere enn det angitte tidspunkt. På denne måte opprettholdes et kjent og konstant faseforhold mellom PLL-klokken og bærefrekvensen.

Datasignalet kodet i bifaseinngangssignalet gjenvinnes ved å teste sampelskiftregisteret på et bestemt tidspunkt under hver syklus av PLL-klokken for å fastslå hvorvidt en midtbitovergang fant sted eller ikke. Denne dekodingsavgjørelsen foretas ved å bestemme stedet for overganger lagret i sampelskiftregisteret. Da dekodingsavgjørelsen foretas med hensyn til en serie av lagrede sampler, kan tvetydigheten svarende til en overgang som finner sted på et tidspunkt nær 3/4-bittakten løses ved å "se fremover" for å se hvorvidt en annen overgang forekom før 5/4-bittakten, i hvilket tilfelle den tidligere overgang bestemmes til å være en midtbitovergang.

Det er en hensikt med den foreliggende oppfinnelse å skaffe en fremgangsmåte og et apparat for digitalt å demodulere bifasekodesignaler med øket toleranse overfor forskyvning av signalovergangene og spesielt overfor forskyvning av bitgrenseovergangene.

Dette oppnås ved hjelp av de trekk som er angitt i de selvstendige krav.

Andre hensikter, trekk og fordeler ved den foreliggende oppfinnelse vil fremgå av den etterfølgende detaljerte beskrivelse betraktet i samband med den vedføyde tegning av et foretrukket utførelseseksempel i henhold til den foreliggende oppfinnelse. Fig. 1 viser et blokkdiagram av en bestemt implementering av den foreliggende oppfinnelse.

Fig. 2 viser overgangsdetektorkomponenter.

Fig. 3 viser sekvensdetektorkomponentene benyttet til å gjenkjenne lærings-og tilbakestillingssekvenser. Fig. 4 viser komponentene i den digitale faselåste sløyfe, faseregulatoren og fasefeiltelleren. Fig. 5a viser detektorkomponentene for tidlig overgang, (før 3/4 takt) i overgangsdekoderen. Fig. 5b viser detektorkomponentene for sen overgang (etter 3/4 takt) i overgangsdekoderen. Fig. 5c viser detektorkomponentene for midtovergang (ved 3/4 takt) i overgangsdekoderen.

Fig. 5d viser sampelregisteret i overgangsdekoderen.

Fig. 5e viser de gjenvunnende datakomponenter i overgangsdekoderen.

Fig. 5f viser bifasefeildetektorkomponentene i overgangsdekoderen.

Fig. 5g viser fasefeildetektorkomponentene i overgangsdekoderen.

Fig. 5h viser fasefeilrettingskomponentene som innbefatter et fasefeilrettingsregister i overgangsdekoderen.

Fremgangsmåten i henhold til den foreliggende oppfinnelse skal beskrives i detalj med henvisning til en spesiell maskinvareimplementering. Mange alternative implementeringer vil naturligvis være innlysende for vanlige fagfolk som nyter godt av denne beskrivelse (f.eks. en passende programmert datamaskin). For å lette beskrivelsen vil implementeringen beskrives som et apparat til dekoding av et bifasekodet inngangssignal hvor en midtbitovergang representerer en dataverdi på én. Med bare små modifikasjoner kunne det beskrevne apparat benyttes til andre basisbåndkodingsopplegg.

I den følgende beskrivelse vil bestemte maskinvarekomponenter bli henvist til med numerisk eller alfanumerisk betegnelse. Signalsignaturer vil på den annen side være representert av en rent alfabetisk betegnelse eller med en alfabetisk betegnelse sammen med et tall i parantes. En asterisk "*" tilføyd en signalsignatur representerer den inverterte verdi av signalet. I de gitte booleske ligninger for å beskrive noen av signalene angir et"+" en ELLER-funksjon mens et "&" angir en OG-funksjon.

Fig. 1 viser et blokkdiagram av bifasedemodulatoren som skal beskrives, omfattende en kantdetektor 10, en sekvensdetektor 20, en digital faselåst sløyfe 30 og en overgangsdekoder 40. Serielle sampler av bifaseinngangssignalet BPI klokkes inn i kantdetektoren 10 av påfølgende overganger i MCLK. MCLK er herreklokkesignalet som driver hele systemet og er valgt å være en frekvens som er et multiplum av bæresignalet eller det overførte klokkesignal. I denne bestemte implementering er frekvensen av MCLK valgt 16 ganger større enn bærefrekvensen. Følgelig blir 16 sampler pr. bitsyklus av inngangssignalet BPI i rekkefølge klokket inn i kantdetektoren 10. Signalet TRNS er utgangssignalet fra kantdetektoren 10 under hver MCLK-syklus og svarer til et bestemt sampel av BPI. TRNS er høy hvis en overgang forekom under det tilsvarende sampel av BPI og ellers lav. Påfølgende verdier av TRNS lagres i et skiftregister i denne bestemte implementering. I andre implementeringer kan en annen type lagringsinnretning som tillater lagring av signaler med hensyn til tid benyttes (f.eks. en FIFO-kø i en pro gramvareimp lementering).

Den digitale PLL 30 benytter en teller drevet av MCLK for å generere et klokkesignal PLCK med samme frekvens som den overførte klokke. Verdien av TRNS som lagres i skiftregisteret blir periodisk sjekket av overgangsdekoderen 40 for å finne faseforskjellen mellom bæresignalet (som er modulert for å danne BPI) og PLCK. Dette skjer på et bestemt tidspunkt i PLCK-syklusen markert ved forekomsten av faseavgjørelsessignalet for en MCLK-syklus. I overgangsdekoderen 40 finnes en fasefeildetektor som bestemmer hvorvidt det bestemte faseforhold mellom PLCK og bæresignalet eksisterer ved å fastslå når en overgang av BPI svarende til en bitgrenseovergang fant sted. Dette gjøres ved å teste hvilke verdier av TRNS lagret i skiftregisteret som er de logiske enere (dvs. representerer samplede overganger). Hvis det korrekte faseforhold ikke eksisterer, dannes fasefeilsignalet PHER. Logikk inne i dekoderen 40 bestemmer videre hvorvidt faseforskjellen er positiv eller negativ, noe som angis ved henholdsvis forekomst eller ikke av faseforskjellsretningssignalet ERUP. Om PHDS forekommer, kan telleren benyttet til å generere PLCK enten stilles frem eller sinkes i samsvar med ERUP hvis PHER også forekommer, for å bevege PLCK mot det korrekte faseforhold til inngangsbæresignalet.

Ved et annet forhåndsbestemt tidspunkt i PLCK-syklusen markert ved forekomsten av bifaseavgjørelsessignalet BPDS, blir nærværet eller ikke av en midtbitovergang i en bitsyklus av BPI detektert ved å teste verdien av TRNS lagret i skiftregisteret. Det demodulerte datasignal SDO som således utledes, blir deretter gitt ut fra dekoderen. En overgang som finner sted mer enn 1/16 av en bitsyklus før 3/4-bittakten bedømmes som en bitgrenseovergang. En overgang som finner sted innenfor 1/16 av en bit av 3/4-bittakten bedømmes som en midtbitovergang hvis en annen overgang finner sted før 5/4-bittakten og ellers en bitgrenseovergang. Hvis ingen overgang finner sted innenfor 1/16 av 3/4-bittakten og ingen overgang finner sted mellom 3/4-bittakten og 5/4-bittakten, detekteres et ugyldig bifaseinn-gangssignal som angis ved forekomsten av bifasefeilsignalet BPER.

Dekodingen av bifasekodede data og fasejusteringer i PLCK-signalet benyttet for å utføre den første, blir begge foretatt samtidig. For at tilsynelatende fasefeil i PLCK på grunn av forskyvning av bitgrenseovergangene i BPI ikke skal påvirke dekodingen av data, gjøres fasejusteringer i PLCK når bifase-data dekodes bare etter at et bestemt antall fasefeil i en netto positiv eller negativ retning er tellet. Det er imidlertid fordelaktig å skaffe en anordning for å bringe PLCK raskere i korrekt fase før det virkelige bifasekodede signal mottas. Dette kan oppnås med et spesielt inngangssignal med samme fase som bærebølgen, betegnet som en læringssekvens, som PLL kan gjenkjenne og raskere låses til. I den spesielle utførelse som her er beskrevet, er læringssekvens et inngangssignal med en frekvens fire ganger den for bæresignalet, dvs. med pulser som er 32 sampler brede. Når en slik læringssekvens legges inn, forårsaker enhver fasefeil som detekteres under forekomsten av PHDS en 1/16 av bitfasejustering i PLCK. Når ingen bitgrenseoverganger detekteres under forekomsten av PHDS, foretas ingen fasejusteringer. Derfor kan fasejusteringer på 1/16 av en bit gjøres for annenhver PLCK-syklus under læringssekvensen for raskt å bringe PLCK til korrekt fase. Læringssekvensen gjenkjennes av sekvensdetektoren 20 og angis ved forekomsten av TRIN. En tilbakestillingssekvens som omfatter et inngangssignal med enda lengre pulser, kan også gjenkjennes og angis ved forekomsten av RSTO som vil foreligge inntil en læringssekvens blir detektert.

Komponentene som utgjør det nettopp beskrevne system, skal nå omtales mer detaljert. Fig. 2,3,4 og 5a-5h gjengir skjematisk en bestemt maskinvareimplementering.

På fig. 2 er de apparatets to primære inngangssignaler MCLK og BPI. Som tidligere nevnt er MCLK herreklokkesignalet som stammer fra en oscillator (ikke vist) og velges som en frekvens 16 ganger den overførte klokkefrekvens. Med mindre annet er bestemt benyttes den stigende kant av MCLK til å klokke data inn i alle flipp-flopper av D-typen som skal beskrives nedenfor. BPI er bifaseinngangssignalet som skal dekodes av apparatet. Sampler av BPI blir først klokket inn i flipp-flopp FF2P ved påfølgende stigende kanter av MCLK. Fordi MCLK er 16 ganger den overførte klokkefrekvens, tar apparatet 16 sampler av BPI pr. bitsyklus.

Flipp-floppene FF2P og FF3P og EKSKLUSIV-ELLER-port 1P utgjør kantdetektordelen av kretsen. Etter som hvert sampel av BPI klokkes inn i FF2P, forskyves sampler tatt i den foregående klokkesyklus inn i FF3P. Utgangssignalet fra FF2P, BPID(l) og utgangssignalet fra FF3P, BPID(2) sammenlignes av EKSKLUSIV-ELLER-porten 1P. Hvis de to utgangssignaler er forskjellige, detekteres en kant eller en overgang og en ener forskyves inn i flipp-floppen FF4P ved den neste klokkesyklus. Hvis ingen overgang detekteres, klokkes en null inn i FF4P.

Flipp-flokkene FF4P, FF8P og FF5P utgjør et digitalt filter som tjener til å eliminere overganger som finner sted ved påfølgende klokkesykler på grunn av støy. I den følgende beskrivelse skal utgangssignalene på FF4P, FF8P og FF5P betegnes som henholdsvis DG(1), DG(2) og DG(3). Virkemåten til filteret er som følger:

1. Hvis inngangsignalene DG(1) har en verdi 1 som følger etter og følges av 0-verdier, går den uforstyrret gjennom. 2. Hvis inngangssignalet DG(1) har en 0-verdi, en 1-verdi, en 1-verdi og endelig en 0-verdi, kasseres 1-verdiene og utgangssignalet er bare nuller. 3. Hvis inngangssignalet DG(1) har en 0-verdi, tre eller påfølgende klokker hvor inngangssignalet har en 1-verdi og endelig en 0-verdi, blir disse påfølgende 1-verdier erstattet av en serie av 0-verdier med en 1-verdi i midten.

Tilfelle 2 eliminerer overganger på grunn av støy som påvirker et enkelt sampel og tilfelle 3 eliminerer falske overganger på grunn av støy omkring 0-gjennomgangen til inngangssignalet når det digitaliseres.

Dette implementeres med bruk av et totrinns filter som består av flipp-flopper FF8P og FF5P. Det første trinn implementeres med bruk av en ekvivalent ELLER-OG-funksjon bestående av ELLER-porten 6P og OG-porten 7P. ELLER-funksjonen har inngangssignaler DG(2) invertert og DG(3) invertert for å bestemme hvorvidt en puls allerede befinner seg i tretrinnsiflteret. Signalet fra ELLER-funksjonen går til OG-funksjonen sammen med utgangssignalet DG(1) som aktiverer en inngangspuls til FF8P bare hvis det ikke has noen puls i filteret og en ny puls ankommer. Det annet trinn implementeres med bruk av en EKVIVALENT-ELLER-OG-funksjon bestående av ELLER-porten 9P og OG-porten 10P. Inngangssignalene til en ELLER-port 9P er DG(1) og DG(3) invertert. Dette benyttes som en inngang til OG-funksjonen sammen med DG(2) for å tillate en overgang med DG(2) å gå til inngangen på FF5P bare hvis enten en ny overgang finner sted ved DG(1) eller det ikke has noen overgang ved DG(3). Endelig gis DG(3) som inngangssignalet til OG-porten 11P sammen med DG(2) invertert. TRNS går til høy og angir at en overgang har gått gjennom filteret bare kommer til en overgang når FF5P og ikke følger etter en annen overgang som holdes i FF8P.

Fig. 3 viser sekvensdetektoren 20 som omfatter tilbakestillings- og lærestillingsdetektorer for henholdsvis å detektere tilbakestillings- og læringsfrekvenser. En tilbakestillingsfrekens detekteres når 63 påfølgende sampler tas uten å detektere en overgang og er angitt ved forekomsten av

RSTO.

Teller CN8P er en seks-bits teller drevet av MCLK. De binære utgangssignaler på telleren CN8P er betegnet CTN(5) til CTN(O) og går fra mest signifikant til minst signifikant. CEN-(klokkeaktiverings-)inngangen på telleren CN8P mates til TRNS og CP-(overfør mente-)utgangen NELLER kombinert av NELLER-porten 9P. CP-utgangen går til høy for en MCLK-syklus når telleren er full (inneholder alle logiske enere). Således blir telleren CN8P aktivert bare når den ikke er full og ingen overganger er mottatt. TRNS mates også til sletteinngangen CN8P slik at når en overgang detekteres, angitt av at TRNS går til høy, blir telleren slettet. Når telleren CN8P når en verdi på 63 (binær 111111) det pulser CP-utgangen S (innstillings-) inngangen på flipp-flopp FF51P. RSTO, Q-utgangen fra FF51, blir deretter forseglet i høy for alle følgende MCLK-sykler ved å mate utgangssignalet tilbake til D-inngangen inntil R (tilbakestillings-)inngangene pulses.

TRIN er Q-utgangen fra flipp-flopp FF 13 OP og angir når den er høy at en læringssekvens er blitt detektert. En læringssekvens i henhold til denne spesielle utførelsen er et inngangssignal med 32 sampler brede pulser. En læringssekvens vil detekteres og TRIN angis når 24 sampler tas uten å detektere en overgang. Denne tilstand forekommer når CTN(4) og CTN(3) initialt går til høy (dvs. når telleren CN8P når en verdi på binær 011000 eller 24). CTN(4) og CTN(3) summeres logisk gjennom OG-porten 12P og mates til S-(innstillings-)inngangen FF130P for å få TRIN til å gå til høy. Når TRIN forekommer, tilbakestilles FF51P for å oppheve RSTO. TRIN vil deretter forekomme inntil FF130P tilbakestilles av en høyt signal fra ELLER-porten 11P. Utgangssignalene fra OG-portene 10P, 18P og 17P mates inn i ELLER-porten 11P. CTN(5), CTN(4) og CTN(3) summeres alle logisk over OG-porten 10P. TRNS, CTN(4) og CTN(3)<*>summeres logisk over OG-porten 18P. TRNS, CTN(4)<*>og CTN(3) summeres logisk over OG-porten 17P. Således blir TRIN opphevet, (dvs. en læringssekvens detekteres ikke lenger) hver gang en overgang detekteres i området fra 8-16 sampler etter den sist detekterte overgang eller når 56 sampler tas uten å detektere en overgang. Slik det skal beskrives mer fullstendig nedenfor, vil forekomsten av TRIN resultere i en modifikasjon i virkemåten til faseregulatordelen av apparatet.

Fig. 4 viser den digitale PLL-del av apparatet og som genererer PLCK. PLCK er et klokkesignal som er valgt for å arbeide på samme frekvens som den overførte klokke. PLCK benyttes til å dekode inngangssignalet BPI og gis dessuten ut av apparatet for bruk i ytre kretser for å klokkes inn i det dekodede datasignal STO. PLCK genereres av firebits-telleren CN419P som drives av MCLK. PLCK er den mest signifikante bitutgang fra telleren CN419P som stiger og faller med samme frekvens som bæresignalinngangen da MCLK går 16 ganger hurtigere enn den overførte klokke. Virkemåten til fasefeiltelleren 31 og faseregulatoren 32 som benyttes til å opprettholde et kjent og konstant faseforhold mellom PLCK og bæresignalinngangen vil forklares nedenfor etter en detaljert beskrivelse av overgangsdekoderen 40.

Fortsatt med henvisning til fig. 4 er CP-(menteoverførings-) utgangen fra telleren CN419P betegnet som faseavgjørelsessignal PHDS. PHDS pulses til høy i en MCLK-syklus når verdien inneholdt i telleren CN419P når binært 1111 eller 15. Under den del av PLCK-syklusen hvor PHDS forekommer, testes faseforholdet mellom PLCK og bæresignalinngangen av overgangsdekoderen 40. De fire Q-utganger på CN419P mates også inn i OG-porten 425P med den nærmeste til minst signifikante bit invertert. Således går utgangen fra OG-porten 425P, betegnet BPDS for bifaseavgjørelse, til høy i en MCLK-syklus når telleren CN419 når binært 1011 eller 11. Under denne del av PLCK-syklusen hvor BPDS forekommer, foretas en dekodingsavgjørelse av overgangsdekoderen 40 for dataene inneholdt i de hittil tatte sampler av BPI.

Komponentene i overgangsdekoderen 40 er vist på fig. 5a-5h. Skiftregisteret SR550P er sampelregistret på 17 bit for lagring av de siste 17 sampler av inngangssignalet BPI. TRNS blir suksessivt klokket inn i registeret SR550P av MCLK. De 17 utgangssignaler, betegnet som TS(20) til TS(4) representerer de tidligere verdier av TRNS med TS(4) som den tidligst mottatte.

Som ovenfor nevnt, foretas under tidsrommet da BPDS forekommer, en datadekodingsavgjørelse for samplene av BPI lagret i sampelregisteret SR550P. Når BPDS forekommer, aktiveres flipp-flopp FF548P og tillater MCLK å klokke inn i utgangen fra ELLER-porten 545P. Q-utgangen fra FF548P er det dekodede datautgangssignal SDO. For å foreta dekodings-avgjørelsen benyttes tre signaler: TRNSE som angir en tidlig midtbitsover-gang som finner sted før 3/4-bittakten, TRNSM som angir en midtbitovergang som finner sted ved 3/4-bittakten + 1/16 av en bitsyklus og TRNSL som angir en sen midtbitovergang som finner sted etter 3/4-bittakten. Disse signalene testes når BPDS forekommer, hvilket finner sted når verdien av PLCK-telleren CN419P kommer til en verdi på 11. På dette punkt i PLCK-syklusen representerer TS(4), under antagelse av korrekt faseforhold mellom PLCK og inngangsbærebølgeren opprettholdes, et sampel av inngangssignalet tatt ved 4/16-bittakt, T(5) ved 5/16-bittakt, T(6) tatt ved 6/16-bittakt osv. De booleske ligninger som definerer TRNSE, TRNSM og TRNSL er som følger:

Ligningene som definerer TRNSM og TRNSL implementeres henholdsvis med ELLER-portene 533P og 532P. Ligningen som definerer TRNSE implementeres med ELLER-porten 528P. Signalet FMOD dannes ved å summere TS(4) og ERUP<*>logisk over OG-porten 529P.

Hvis TS(4) er en logisk ener under datadekodingsavgjørelsen, teller den som en tidlig overgang for datadekodingsformål bare hvis ERUP<*>også er en ener (dvs. ERUP er 0). Slik det vil bli forklart senere, innstilles verdien til ERUP under en annen del av PLCK-syklusen når PHDS forekommer. Dette skjer 4 MCLK-sykler senere når telleren CN419P inneholder en verdi på 15. På dette tidspunkt er en overgang på eksakt bitgrensen til de lagrede sampler som beregnet fra PLCK, representert av en ener TS(12), mens en ener i TS(16) angir overgangen som i stedet fant sted ved 5/4-bittakten 4 MCLK-sykler senere. Som omtalt i detalj nedenfor, resulterer den siste forekomst i forekomsten av fasefeilsignalet PHR. Retningen av denne fasefeil er angitt av forekomsten av ERUP som angir en positiv fasefeil. Når datadekodings-avgjørelsen for inngangssyklusen som begynner med denne grenseavgjørelse forekommer 12 MCLK-sykler senere, vil den som angir bitgrenseovergangen være forskjøvet inn i TS(4). For korrekt å dekode bitsyklusen, må eneren i TS(4) ikke betraktes som en tidlig midtbitovergang som finner sted ved 1/4-bittakt, men i stedet som en sen bitgrenseovergang som finner sted ved 5/4-bittakt i den foregående bitsyklus. Dette vil finne sted da FMOD forekommer når dekodingsavgjørelsen foretas på grunn av den tidligere forekomst av ERUP som forårsaker at overgangen lagret i TS(4) ignoreres for datadekodingsformål.

Den virkelige datadekodingsavgjørelse under forekomsten av BPDS gjøres i henhold til den følgende ligning:

En tidlig midtbitovergang som finner sted før 3/4-bittakten, betegnet ved forekomsten av TRNSE, vil alltid bli dekodet som et ener-datum. En midtbitovergang som finner sted inne i et sampel av 3/4-bittakten, angitt ved forekomsten av TRNSM, vil dekodes som et ener-datum bare ved TRNSL også forekommer, hvilket tas som representasjon av en bitgrenseovergang som forekommer før 5/4-bittakten i denne bitsyklus. Ellers vil den forekommende TRNSM tas som representasjon av en tidlig bitgrenseovergang i den neste bitsyklus. Dette er "se fremover"-trekket i henhold til den foreliggende oppfinnelse. En forekommende TRNSL uten at TRNSM også forekommer, vil naturligvis dekodes som et datum 0 siden TRNSL representerer bitgrenseovergangen. Dette resultatet oppnås ved å klokke utgangssignalet fra ELLER-porten 540P inn i flipp-flopp FF548P med inngangssignalene til ELLER-porten 540P som TRNSE og TRNSL summert logisk med TRNSM over OG-porten 544P. Utgangssignalet fra ELLER-porten 545P klokkes bare inn i FF548P av MCLK når den aktiveres ved forekomsten av BPDS. Q-utgangssignalet fra FF548P, betegnet som SDO, er det dekodede datautgangssignal fra apparatet.

En bifasefeil detekteres angitt ved forekomsten av BPER hver gang hverken TRNSL eller TRNSM forekommer under BPDS-pulsen. Dette betyr at hverken en midtbitovergang nær 3/4-bittakt eller en bitgrenseovergang før 5/4-bittakt har forekommet. TRNSL og TRNSM blir kombinert ved logisk ELLER over ELLER-porten 546P som klokkes inn i flipp-flopp 549P når den aktiveres av BPDS. BPER er Q-utgangssignalet fra FF549P.

Virkemåten til apparatet ved opprettholdelse av kjent og konstant forhold mellom inngangsbæresignalet og PLCK skal nå beskrives med henvisning til fig. 4 og 5a-5h. Avgjørelsen av hvorvidt en fasefeil foreligger gjøres under forekomsten av PHDS-pulsen som forekommer på det punkt under PLCK-. syklusen da telleren CN419P inneholder en verdi på 15. Dette fasefeilsignal PHER er Q-utgangssignalet fra flipp-flopp FF536P hvori utgangen fra OG-porten 542P klokkes. Inngangssignalene til OG-porten 542P er PHDS, TS(12)<*>og utgangssignalene fra ELLER-porten 539 som er TRNSE; TRNSL og TRNSM kombinert med logisk ELLER. Den bolske ligning som definerer PHER er:

Hvis PHER forekommer, foreligger den som en puls i en MCLK-syklus etter PHDS-pulsen. Ved tidspunktet for PHDS-pulsen vil det hvis det korrekte faseforhold foreligger mellom samplene i inngangsbæresignalet i SR550P og PLCK, finnes en bitgrenseovergang i TS(12). Ingen fasefeil vil detekteres med mindre TS(12) er lav og angir at det ikke er noen overgang på det tidspunkt. En fasefeil vil deretter bli angitt hvis en ener som representerer en overgang, finnes i et annet sted i skiftregisteret SR550P, bortsett fra TS(4) hvis ERUP<*>også forekommer (dvs. at enten TRNSE, TRNSM eller TRNSL forekommer). Da PHDS forekommer 1/4 bitsyklus etter BPDS, refereres betegnelsene TRNSE, TRNSM og TRNSL til overganger som finner sted henholdsvis ved takter på 1/2 til 14/16, 15/16 til 17/16 og 18/16 til 3/2. Ingen fasefeil detekteres hvis ingen overganger er blitt detektert innenfor bitsyklusen.

Retningen av en detektert fasefeil angis av signalet ERUP som defineres av den følgende booleske ligning:

Fasefeilretningen er basert på hvorvidt den nærmeste detekterte overgang forekommer før eller etter den TS(12)-forventede bitgrenseovergang. Hvis den nærmeste overgang forekommer etter tidspunktet representert av TS(12), fås ERUP som angir en positiv fasefeil og at PLL-låsen CN419P bør stilles frem for å nå det korrekte faseforhold hvis PHER også forekommer. Hvis den nærmeste overgang forekommer før tidspunktet representert av T(12), bør PLL-klokken CN419P sinkes for å nå det korrekte faseforhold hvis PHER også forekommer. Den logikkdefinerende ERUP implementeres med OG-portene 523P. 54P. 525P, 508P, 510P, 511P. 512P, 513P og 514P sammen med ELLER-porten 524P. ERUP klokkes inn i flipp-floppen FF515P når den aktiveres av PHDS-pulsen.

Den måte hvormed virkelige fasejusteringer i PLCK foretas, skal beskrives med henvisning til fig. 4. Under normale dekodingsoperasjoner (dvs. når TRIN ikke forekommer) aktiverer forekomsten av PHER-pulsen 6-bittelleren CN411P som vist på fig. 4. MCLK-pulser får da telleren til å telle opp eller ned avhengig av tilstanden til ERUP som mates inn i porten betegnet U/D. Følgelig forandrer påfølgende fasefeilpulser tilstanden til telleren CN411P bare hvis de representerer fasefeil i den samme retning som angitt ved tilstanden av ERUP.

Slik det vil bli forklart nedenfor, gir telleren CN411P ut pulser som vil få PLL-klokken CN419P til enten å stilles frem eller sinkes. En klokkefremstillingspuls P gis ut når telleren DN411P inneholder en verdi binær 00001 som får utgangen på OG-porten 548P til å gå til høy. En klokkesinkepuls blir på den annen side gitt ut fra CP-(menteoverførings-) porten på SN411P når telleren inneholder en verdi på binær 111111 (sekstitre). Klokkefremstillings- og klokkesinkeutgangene fra CN4119 er pulser som bare varer en MCLK-syklus fordi begge mates tilbake til PL (parallellast-)porten på CN411P gjennom ELLER-porten 45P som får binær 100000 til å lastes gjennom D-porten inn i telleren og forandrer tilstanden til enten utgangen fra CP-porten eller OG-porten 48P. Telleren CN411P drives også fra den binære 100000-tilstand via den parallelle lasteoperasjon når TRIN forekommer. Derfor initialiseres telleren med den binære verdi 100000 enten etter at en fasejustering av PLL-klokken er foretatt eller etter at en læringssekvens opphører. 31 fasefeil i den ene eller den annen nettoretning må deretter telles av CN411P før en annen fasejustering av PLL-klokken kan forekomme.

Fasejusteringer av PLL-klokken CN419P foretas enten ved å pulse PL-(parallellast)-porten eller CN-(klokkeaktiverings-)porten som vist på fig. 4. Klokkeforsinkelsespulsen fra CP-porten på teller CN411P mates gjennom NELLER-porten 428P som deretter inverterer for å deaktivere PLL-klokken under en MCLK-syklus over CEN-porten. Således fås PLL-klokken til å hoppe over en MCLK-syklus før den gjennopptar driften, hvilket får PLCK-bølgeformen til å forsinkes med 1 sampelperiode. Klokkefremstillingspulsen mates på den annen side gjennom ELLER-porten 414 til PL-porten på PLL-klokken CN419P og får binær 0011 til å lastes inn i telleren. Fasejusteringer initieres av apparatet når PHER forekommer hvilket finner sted når PLL-klokken CN419P inneholder en verdi på 1011 (femten). En klokkefremstillings- eller klokkesinkepuls som skyldes PHER-pulsen, vil ikke klokkes inn i PLL-klokken CN419P før to MCLK-sykler senere, da telleren CN411P tar en MCLK-syklus for å forandre tilstanden. Følgelig vil PLL-klokken ha blitt stilt frem to MCLK-sykler fra binær 1011 (femten) til binær 0001 (én) når den virkelige fasejusteringspuls ankommer. Med den neste MCLK-puls vil PLL-klokken drives til binær 0010 (to) hvis ingen fasejusteringer foretas. Som allerede nevnt, vil en klokkesinkepuls som kommer fra ELLER-porten 428P kunne få PLL-klokken til å hoppe over en syklus på dette tidspunkt. En klokkefremstillingspuls gitt til PL-porten vil på den annen side få PLI-klokken til å stilles frem til binært 0011 i stedet for 0010 ved

neste MCLK-syklus som stiller PLCK-bølgeformen frem med en sampeltakt.

Fasejusteringsoperasjonen som er beskrevet ovenfor, tillater fasen til PLCK å justeres ved med i høyst en sampeltakt (dvs. em MCLK-syklus eller 1/16 av en bit) for hver 32. PLCK-syklus. For å bringe PLL-klokken raskere i fase når inngangsdata ikke dekodes, er det sørget for å gjenkjenne et lærings-sekvensinngangssignal, som, som tidligere nevnt, er en bølgeform i fase med inngangsbæresignalet, men med 1/4 av frekvensen. Når læringssekvensen gjenkjennes, fås TRIN som forårsaker fasefeilpulsene PHER og klokkes inn i enten flipp-flopp FF415P gjennom OG-porten 423P eller inn i flipp-floppen FF416P gjennom OG-porten 4229, avhengig av tilstanden til fasefeil- indikatoren ERUP som også mater inn i OG-portene. PHER-pulsene som klokkes inn i FF416P får PLL-klokken til å stilles frem etter hvert som Q-utgangen fra FF415P mates inn i ELLER-porten 414P, mens PHER-pulser klokket inn i FF416P, forsinker PLL-klokken da FF416Ps Q-utgangssignal mates inn i ELLER-porten 428P. Klokkefremstillings- og klokkesinke-operasj onene er de samme som beskrevet ovenfor med hensyn til fasefeiltelleren CN411P og finner sted ved samme punkt i PLCK-syklusen, da PHER-pulsen forsinkes med den ene MCLK-syklus som er nødvendig for å klokke den gjennom FF415P eller FF416P. En fasefeilpuls PHER som forekommer når TRIN has forårsakes en momentan 1/16-bitfasejustering i PLCK-bølgeformen. Naturligvis forekommer PHER-pulser bare når overganger detekteres, hvilket finner sted to ganger under hver syklus av læringssekvensinngangssignalet. Dette betyr at under det tidsrom da en læringssekvens mottas, kan 1/16-bitfasejusteringer gjøres på PLL-klokken for hver 32. MCLK-syklus.

Således vil apparatet, som beskrevet, generere et klokkesignal PLCK og et gjenvunnet datautgangssignal SDO. PLCK kan benyttes av utvendige kretser for å klokke inn dataverdiene representert av SDO-utgangen.

Selv om oppfinnelsen er blitt beskrevet i samband med den ovenstående spesifikke utførelse, vil mange alternativer, variasjoner og modifikasjoner være innlysende for vanlige fagfolk. Disse alternativer, variasjoner og modifikasjoner er ment å skulle falle innenfor ånden og rammen av de . vedføyde krav.

Claims (13)

1. Fremgangsmåte til dekoding av digitalt kodede overføringssignaler, hvor overganger i overføringssignaler representerer en kombinasjon av overførte klokke- og datasignaler, såsom bifaserom, bifasemerke, manchesterrom eller manchestermerke, og den tilnærmede frekvens for det overførte klokkesignal og bitsyklustiden er kjent, karakterisert vedtrinn for å sample overføringssignalet, å detektere hvorvidt eller ikke en overgang i overføringssignalet fant sted innenfor et sampel og suksessivt å lagre med hensyn på tid binære representasjoner av hvorvidt eller ikke en overgang forekom innenfor samplet, å generere et klokkesignal med en digital faselåst sløyfe og som enten kan stilles frem eller sinkes i fase som respons på et fasefeilsignal, å opprettholde kjent og konstant faseforhold mellom den faselåste sløyfeklokke og den mottatte klokke i overføringssignalet ved periodisk å teste lagrede binære overgangsrepresentasjoner, å generere en fasefeilkorreksjonssignal når det has en fasefeil mellom den faselåste sløyfeklokke og det mottatte klokkesignal, å benytte fasefeilkorreksjonssignalet for å stille frem eller sinke den faselåste sløyfeklokke tilsvarende, og å dekode en lagret overgangsrepresentasjon ved bruk av den faselåste sløyfeklokke som den mest sannsynlige representasjon av enten begynnelsen på en ny bitsyklus eller en midtbitovergang i henhold til den kjente lengde av inngangsbitsyklusen, idet en overgang som finner sted før et tidsrom inneholdende 3/4-takten som målt av den faselåste sløyfe, dekodes som en midtbitovergang, mens en overgang som finner sted etter tidsintervallet som inneholder 3/4-bittakten, dekodes som starten på en ny bitsyklus.

2. Fremgangsmåte i henhold til krav 1, karakterisert vedet ytterligere trinn for å danne et datautgangssignal i samsvar med den dekodede overgangsrepresentasjon, og dermed demodulere det innlagte overføringssignal.

3. Fremgangsmåte i henhold til krav 1 eller 2, hvor dekodingstrinnet erkarakterisert vedundertrinn for å utsette dekoding av en overgang som finner sted innenfor tidsintervallet som inneholder 3/4-bittakten inntil en eller flere ytterligere sampler er tatt, og å bestemme hvorvidt overgangen som fant sted innenfor 3/4-bittaktintervallet er en overgang eller en ny bitsyklus ved sammenligning med overgangene i ytterligere sampler.

4. Fremgangsmåte i henhold til krav 3, hvor en overgang finner sted innenfor tidsintervallet som inneholder 3/4-bittakten og bestemmelsesundertrinnet er karakterisert vedå dekode overgangen som en midtbitovergang hvis sampelet som representerer neste overgang, forekommer før 5/4-bittakten.

5. Fremgangsmåte i henhold til krav 3 eller 4, hvor en overgang finner sted innenfor tidsintervallet som inneholder 3/4-bittakten, og bestemmelsesundertrinnet er karakterisert vedat overgangen dekodes som starten på en ny bitsyklus hvis samplet som representerer neste overgang forekommer etter 5/4-bittakten.

6. Et apparat til dekoding av digitalt kodede overføringssignaler, hvor overganger i overføringssignalet representerer en kombinasjon av overførte klokke- og datasignaler, såsom bifaserom, bifasemerke, manchesterrom eller manchestermerke og den tilnærmede frekvens for det overførte klokkesignal og bitsyklustiden er kjent, karakterisert vedat det omfatter en anordning for å sample overføringssignalet, en anordning for å detektere hvorvidt en overgang av overføringssignalet fant sted innenfor sampelet og suksessivt å lagre binære representasjoner av hvorvidt eller ikke en overgang fant sted innenfor samplet, i et skiftregister, en anordning for å generere et klokkesignal med en digital faselåst sløyfe som enten kan stilles frem eller sinkes i fase som respons på et fasesignal, en anordning for å fastslå hvorvidt et kjent og konstant faseforhold mellom den faselåste sløyfe og den mottatte klokke i overføringssignalet eksisterer ved periodisk å teste overgangs-representasjonene lagret i skiftregisteret og å generere et fasefeilsignal når fasefeil foreligger mellom den faselåste sløyfeklokke og de mottatte klokkesignaler, en anordning for å stille frem eller sinke den faselåste sløyfeklokke i henhold til fasefeilsignalet for å opprettholde et kjent og konstant faseforhold mellom den faselåste sløyfeklokke og den mottatte klokke og en anordning for å dekode en overgangsrepresentasjon lagret i skiftregisteret med bruk av den faselåste sløyfeklokke som den mest sannsynlige representasjon for enten starten på en ny bitsyklus eller en midtbitovergang i henhold til den kjente lengde av inngangsbitsyklusen, idet en overgang som finner sted før et tidsrom som inneholder 3/4-bittiden som målt av den faselåste sløyfeklokke dekodes som en midtbitovergang, mens overgangen som finner sted etter tidsintervallet som inneholder 3/4-bittiden, blir dekodet som starten på en ny bitsyklus.

7. Apparat i henhold til krav 6, karakterisert vedat den ytterligere omfatter en anordning for å generere et datautgangssignal i samsvar med den dekodede overgangsrepresentasjon, slik at det innlagte overføringssignalinngangen dermed demoduleres.

8. Apparat i henhold til krav 6, karakterisert vedat dekodingsanordningen er innrettet til dekoding av en overgangsrepresentasjon som representerende en overgang som finner sted innenfor tidsintervallet som inneholder 3/4-bittakten som en midtbitovergang, hvis senere overganger i senere sampler hovedsakelig finner sted før 1/4-bittakten i påfølgende biter og ellers som starten på en ny bitsyklus.

9. Fremgangsmåte til dekoding av digitalkodede overgangssignaler, såsom basisbåndkodemetoder basert på bifase- eller manchester-teknikk, hvor overgangene innenfor overføringssignalet representerer en kombinasjon av overførte klokke- og datasignaler og frekvensen og bitsyklusen til overførte klokkesignal er kjent, karakterisert vedtrinn for å sample overføringssignalet, å detektere hvorvidt en overgang i overføringssignalet fant sted innenfor et sampel og lagre binære representasjoner av overgangene innenfor påfølgende sampler, å måle differansen mellom påfølgende overganger, å dekode hver overgang enten som en ny bitsyklus eller midtbitovergang hvor en overgang som fant sted før et tidsintervall som inneholdt 3/4-bittakten, dekodes som en midtbitovergang, en overgang som fant sted etter et tidsintervall som inneholdt 3/4-bittakten, dekodes som en ny bitsyklusovergang og en overgang som fant sted under tidsintervallet som inneholdt 3/4-bittakten dekodes ved undertrinn for å skaffe en eller flere påfølgende sampler og detektere overganger innenfor samplene, å dekode overgangene i de påfølgende sampler som nye bitsyklus- eller midtoverganger og å trekke en slutning om klassifisering av overgangen som finner sted under tidsintervallet som inneholder 3/4-bittakten basert på dekodingen av de påfølgende sampler.

10. Fremgangsmåte i henhold til krav 9, hvor en overgang finner sted innenfor tidsintervallet som inneholder 3/4-bittakten, og hvor dekodingstrinnet er karakterisert vedå dekode overgangen som en midtbitovergang hvis et sampel som representerer neste overgang fås før 5/4-bittakten.

11. Fremgangsmåte i henhold til krav 9 eller 10, hvor en overgang finner sted innenfor tidsrommet som inneholder 3/4-bittakten og hvor dekodingstrinnet er karakterisert vedå dekode overgangen som starten på en ny bitsyklus hvis et sampel som representerer neste overgang fås etter 5/4-bittakten.

12. Fremgangsmåte i henhold til et av kravene 9 til 11,karakterisert vedat en overgang som indikerer meget store forskyvninger utover 1/4-bittakt detekteres som en feiltilstand.

13. Fremgangsmåte i henhold til krav 12, karakterisert vedet ytterligere trinn å generere et feilutgangssignal i samsvar med deteksjon av en meget stor overgangsforskyvning.