NO143410B

NO143410B - SYNC ARRANGEMENT.

Info

Publication number: NO143410B
Application number: NO742447A
Authority: NO
Inventors: Joseph Adela Ida Rijckaert
Original assignee: Int Standard Electric Corp
Priority date: 1973-07-13
Filing date: 1974-07-05
Publication date: 1980-10-27
Also published as: BE817584R; ES428221A1; GB1444067A; NO742447L; AU7029374A; NO143410C; NL7309770A

Description

Foreliggende oppfinnelse angår et synkroniseringsarrangement av The present invention relates to a synchronization arrangement of

den type som er beskrevet i patentkrav 1 nedenfor. the type described in patent claim 1 below.

Et slikt synkroniseringsarrangement er tidligere kjent fra fransk patent nr. 1 293 243. I dette kjente arrangement dannes de første og andre frekvenssignaler av en oscillator hvis frekvens styres av et annet sett mottatte frekvenssignaler slik at oscillatorens frekvens skal tilsvare middelverdien til de mottatte signalfrekvenser (dersom flere frekvenser mottas), ved at oscillatorens egenfrekvens modifiseres sålenge som minst et annet signal mottas, som en funksjon av frekvensen til dette signalet. Dersom tre systemer fore-ligger, fremstilles middelverdien i hver styringsanordning som er tilforordnet styringsarrangementet av en modulator som tilveiebringer sumfrekvensen av de to mottatte andre signaler hvilken sum-frekvens deretter deles i en frekvensdeler for å angi den halve summen. Such a synchronization arrangement is previously known from French patent no. 1 293 243. In this known arrangement, the first and second frequency signals are formed by an oscillator whose frequency is controlled by another set of received frequency signals so that the oscillator's frequency shall correspond to the mean value of the received signal frequencies (if several frequencies are received), in that the oscillator's natural frequency is modified as long as at least one other signal is received, as a function of the frequency of this signal. If three systems are present, the mean value is produced in each control device assigned to the control arrangement by a modulator which provides the sum frequency of the two received other signals, which sum frequency is then divided into a frequency divider to indicate half the sum.

Dette kjente styringsarrangement er således basert på utstyr This known control arrangement is thus based on equipment

som modifiserer frekvensen til hver styringsanordning og formålet med foreliggende oppfinnelse er å unngå en slik modifikasjon av den enkelte frekvens samtidig som man oppnår å ta hensyn til de andre signaler som mottas fra de øvrige styringsutstyr under anvendelse av helt og holdent digitalt utstyr. which modifies the frequency of each control device and the purpose of the present invention is to avoid such a modification of the individual frequency at the same time as achieving consideration of the other signals received from the other control equipment using entirely digital equipment.

Dette oppnås ved å utforme synkroniseringsarrangement i overens-stemmelse med nedenfor fremsatte patentkrav. This is achieved by designing a synchronization arrangement in accordance with the patent claims set out below.

Ved spesielle utførelser av synkroniseringsarrangement i henhold til foreliggende oppfinnelse oppnås dessuten en del andre fordeler. In particular embodiments of the synchronization arrangement according to the present invention, a number of other advantages are also achieved.

Således blir vanligvis styringen av hvert system utført av et første sett med signaler som er generert lokalt i styringsanordningen som er tilforordnet dette systemet, men når et annet signal mottas i dette utstyret innen et forutbestemt tidsintervall, blir styringen gjennomført av dette andre signalet. Thus, the control of each system is usually carried out by a first set of signals generated locally in the control device assigned to this system, but when another signal is received in this equipment within a predetermined time interval, the control is carried out by this second signal.

Ved en spesiell utførelse av foreliggende oppfinnelse vil man videre kunne unngå en kontinuerlig justering av frekvensen til oscil-latoren slik som det har vært nødvendig ved tidligere kjent utstyr. In a particular embodiment of the present invention, it will also be possible to avoid a continuous adjustment of the frequency of the oscillator as has been necessary with previously known equipment.

Ved en ytterligere utførelsesform av foreliggende oppfinnelse In a further embodiment of the present invention

vil man kunne oppnå at hver gang et andre signal mottas i et styringsutstyr innen det forutbestemte tidsintervall, vil dette signalet styre systemet som er tilforordnet dette utstyr og vil dessuten gjen-nomføre en styring av signalkilden til de første signalene som deretter påny overtar styringen av systemet. it will be possible to achieve that every time a second signal is received in a control equipment within the predetermined time interval, this signal will control the system assigned to this equipment and will also carry out a control of the signal source of the first signals which then take over the control of the system again .

I overensstemmelse med en ytterligere foretrukken utførelses- In accordance with a further preferred embodiment

form av foreliggende oppfinnelse, omfatter synkroniseringsarrangementet to synkroniseringskretser som skal synkronisere to databehandlingssystem som styrer et koblingsnettverk for et telekommunikasjonsanlegg. Hver synkroniseringsanordning omfatter en signalkilde som frembringer et første sett med signaler som har en periode på 5 ms, et andre sett signaler som utledes fra det første sett signaler og har en periode på 10 ms, og endelig et tredje sett signaler som også er utledet fra det første signalsett og har en periode på 10 ms. Hvert slik første signalsett styrer vanligvis den tilforordnede synkroniseringsanordning, men hvert tredje signalsett styrer starten av programmene til det tilforordnede databehandlingssystem. Hvert andre signalsett overføres til den andre styringsanordning og styrer signalkilden for denne dersom det mottas innen et forutbestemt tidsintervall som går forut for et lokalt generert første signal som dermed blir passivisert, eller ikke tatt i bruk. Det tredje signalsett for en styringsanordning blir forskjøvet med 5 ms med hensyn på de i den andre synkroniseringsanordning slik at gjennomføringen av databehandlingsprogrammet i begge databehandlingsanlegg blir tidsforskjøvet i forhold til hverandre med 5 ms, og således forhindrer at det kan oppstå konflikter mellom de to systemer. form of the present invention, the synchronization arrangement comprises two synchronization circuits which are to synchronize two data processing systems which control a connection network for a telecommunications facility. Each synchronizing device comprises a signal source which produces a first set of signals having a period of 5 ms, a second set of signals derived from the first set of signals and having a period of 10 ms, and finally a third set of signals also derived from the first signal set and has a period of 10 ms. Each such first set of signals usually controls the associated synchronization device, but every third set of signals controls the start of the programs of the associated data processing system. Every other set of signals is transmitted to the second control device and controls the signal source for this if it is received within a predetermined time interval that precedes a locally generated first signal which is thus passivated, or not taken into use. The third set of signals for a control device is shifted by 5 ms with respect to those in the second synchronization device so that the execution of the data processing program in both data processing facilities is time-shifted in relation to each other by 5 ms, thus preventing conflicts between the two systems.

For å gi en klarere forståelse av foreliggende oppfinnelse To provide a clearer understanding of the present invention

vises til nedenstående detaljerte beskrivelse av utførelseseksempler og til de ledsagende tegninger hvor: refer to the detailed description of design examples below and to the accompanying drawings where:

Fig. 1 viser et blokkskjerna for et synkroniseringsarrangement i henhold til foreliggende oppfinnelse tilpasset for å synkronisere to databehandlingsanlegg C01 og C02, og omfattende synkroniseringsanordninger SD1 og D", Fig. 2 er et mer detaljert blokkskjema for en synkroniseringsanordning SD1 i henhold til fig. 1, Figurene 3-7 er diagrammer som representerer pulssignaler som genereres under drift av synkroniseringsanordningen SDl i henhold til fig. 2. Bemerk at fig. 4 skal betraktes som. en forlengelse av diagrammet i henhold til fig. 3. Fig. 1 shows a block core for a synchronizing arrangement according to the present invention adapted to synchronize two data processing facilities C01 and C02, and comprising synchronizing devices SD1 and D", Fig. 2 is a more detailed block diagram of a synchronizing device SD1 according to Fig. 1 , Figures 3-7 are diagrams representing pulse signals generated during operation of the synchronizing device SD1 according to Figure 2. Note that Figure 4 should be considered an extension of the diagram according to Figure 3.

Synkroniseringsarrangementet som er vist i fig. 1 omfatter to innbyrdes forbundne synkroniseringsanordninger SDl og SD 2 som har til oppgave å synkronisere databehandlingsanleggene C01, henholds- The synchronizing arrangement shown in FIG. 1 comprises two interconnected synchronization devices SDl and SD 2 which have the task of synchronizing the data processing facilities C01, according to

vis C02, som f.eks. styrer et koblingsnettverk for et telekommunikasjonsanlegg (ikke vist på fig.). Synkroniseringsanordningen SDl har inngangene CLR og SYNC'l og er på den ene side koblet til databehandlingsanlegget C01 og på den annen side over forbindelsen Cl til utgangen SYNC'1 fra synkroniseringsanordning SD2. Synkroniseringsanordningen SDl har dessuten utgangsklemmer SYNC2 og SYNC1 som er koblet til databehandlingsanlegg C01 og over forbindelsen Cl til inngangsklemmen SYNC1 til synkroniseringsanordningen SD2. På samme måte har synkroniseringsanordning SD2 den ovennevnte inngang SYNC1 show C02, such as controls a switching network for a telecommunications facility (not shown in the figure). The synchronizing device SDl has the inputs CLR and SYNC'l and is connected on the one hand to the data processing facility C01 and on the other hand via the connection Cl to the output SYNC'1 from the synchronizing device SD2. The synchronizing device SDl also has output terminals SYNC2 and SYNC1 which are connected to the data processing system C01 and via the connection Cl to the input terminal SYNC1 of the synchronizing device SD2. Likewise, synchronization device SD2 has the above-mentioned input SYNC1

og utgangen SYNC'1, som er koblet til den klemmen på SDl som har samme betegnelse, og også til inngangen CLR' og utgangen SYNC'2 som begge er koblet til databehandlingsanlegget C02. and the output SYNC'1, which is connected to the terminal on SDl which has the same designation, and also to the input CLR' and the output SYNC'2 which are both connected to the data processing unit C02.

Synkroniseringsanordningen SDl vist i fig. 2, omfatter en første logiske krets LC1, som omfatter en krystallstyrt tidspulsgenerator The synchronizing device SD1 shown in fig. 2, comprises a first logic circuit LC1, which comprises a crystal controlled time pulse generator

CL, en teller CR, bistabile kretser BSDl til BSD6 og monostabile kretser MSDl og MSD2, og en andre logiske krets LC2, som er tilpasset til å frembringe de Boolske funksjoner S12, S161, S6, S236cr, S23, S45cr, S4 og SYNC1. Den første logiske krets LCl har den ovennevnte utgang SYNC2, mens den andre logiske krets LC2 har den ovennevnte inngang SYNC'1 og CLR og utgangsklemme SYNC1. CL, a counter CR, bistable circuits BSDl to BSD6 and monostable circuits MSDl and MSD2, and a second logic circuit LC2, which is adapted to produce the Boolean functions S12, S161, S6, S236cr, S23, S45cr, S4 and SYNC1. The first logic circuit LCl has the above-mentioned output SYNC2, while the second logic circuit LC2 has the above-mentioned input SYNC'1 and CLR and output terminal SYNC1.

Den krystallstyrte tidspulsgenerator CL er i stand til å generere firkantede klokkepulser MC (fig. 3) og MC på sine utgangsklemmer MC og MC, hvilke klokkepulser har en periode på 5 ^us og varighet på 2,5 ^,us. The crystal-controlled timing pulse generator CL is capable of generating square clock pulses MC (Fig. 3) and MC at its output terminals MC and MC, which clock pulses have a period of 5 µs and a duration of 2.5 µs.

Telleren CR som er i stand til å telle 998 tidspulser, har en inngang S236cr til hvilken tidspulsene MC kan føres, som forklart nedenfor, og to utganger CR01 og CR02 som blir aktivisert, dvs. ført til sin tilstand 1, etter at 998, henholdsvis 990, tidspulser MC er blitt telt. The counter CR capable of counting 998 time pulses has an input S236cr to which the time pulses MC can be fed, as explained below, and two outputs CR01 and CR02 which are activated, i.e. brought to their state 1, after 998, respectively 990, time pulses MC have been counted.

Tidspulsen CR02 som genereres ved utgangen CR02 starter i det øyeblikk den første flanken til den 991. tidspuls MC opptrer og avsluttes i det øyeblikk den første flanken til den 998. tidspuls MC når frem til telleren slik at den har en varighet på 40 ^,us. Tidspuls CR01 som genereres ved utgangen CROl, begynner ved den av-sluttende flanke til den 998. tidspuls MC og avsluttes ved den første flanke til den 999. tidspuls MC og vil således ha en varighet på én tidspuls. The time pulse CR02 generated at the output CR02 starts at the moment the first edge of the 991st time pulse MC occurs and ends at the moment the first edge of the 998th time pulse MC reaches the counter so that it has a duration of 40 µs . Time pulse CR01 which is generated at the output CRO1 begins at the trailing edge of the 998th time pulse MC and ends at the first edge of the 999th time pulse MC and will thus have a duration of one time pulse.

Hver av de bistabile kretser BSDl til BSD6 i den logiske kretsen LCl er en såkalt JK flip-flop av typen SN 7473 fremstilt av Texas Instruments, og har følgende sannhetstabel: Each of the bistable circuits BSDl to BSD6 in the logic circuit LCl is a so-called JK flip-flop of the type SN 7473 manufactured by Texas Instruments, and has the following truth table:

I denne tabellen representeres J og K inngangene til 1- henholdsvis 0-trinnene til den bistabile anordning, mens Q og Q er utgangene til 1-, henholdsvis 0-trinnene. Den ovenstående sannhetstabell gir tilstanden til Q-utgangen til den bistabile anordning i øyeblikket t ^, dvs. når tidspulsinngangen Cl endres fra nivået 1 til 0, og når samtidig J-inngangen og K-inngangen i øyeblikket t har de viste tilstander. Det skal dessuten bemerkes at O-tilstanden til en bistabil anordning kan omkobles til 1-tilstand ved å tilføre et 0-signal til dens O-stillingsinngang Cr, og at en inngang som ikke er tilkoblet noen spenningskilde er å betrakte som bm den ligger på nivå 1. In this table, J and K represent the inputs to the 1- and 0-stages respectively of the bistable device, while Q and Q are the outputs of the 1- and 0-stages respectively. The above truth table gives the state of the Q output of the bistable device at the moment t ^, i.e. when the time pulse input Cl changes from the level 1 to 0, and when at the same time the J input and the K input at the moment t have the states shown. It should also be noted that the O state of a bistable device can be switched to the 1 state by applying a 0 signal to its O position input Cr, and that an input that is not connected to any voltage source is to be considered as bm it is on Level 1.

Som vist i fig. 2 befinner K-inngangene til de bistabile kretser BSD1, BSD4 og BSD5 seg på nivå 0 (jordet tilstand), mens J-inngangene til de bistabile kretser BSD4 og BSD5 befinner seg på nivå 1 (ikke tilkoblet). As shown in fig. 2, the K inputs of the bistable circuits BSD1, BSD4 and BSD5 are at level 0 (grounded state), while the J inputs of the bistable circuits BSD4 and BSD5 are at level 1 (not connected).

Q-utgangene til de bistabile kretser BSDl til BSD6 er indikert ved BS1 til henholdsvis BS6, mens Q-utgangene til de samme kretser er indikert ved BS1 til henholdsvis BS~6. På fig. 2 er bare BS1 til BS5 og BS3, BS6. The Q outputs of the bistable circuits BSDl to BSD6 are indicated by BS1 to BS6 respectively, while the Q outputs of the same circuits are indicated by BS1 to BS~6 respectively. In fig. 2 is only BS1 to BS5 and BS3, BS6.

Hver av de monostabile kretser MSDl og MSD2 til den logiske kretsen LCl er av typen SN7421, fremstilt av Texas Instruments og har følgende sannhetstabell: Each of the monostable circuits MSDl and MSD2 of the logic circuit LCl is of type SN7421, manufactured by Texas Instruments and has the following truth table:

I denne tabellen representerer A inngangen til 1-trinnet, B er tidspulsinngangen og Q er utgangen fra 1-trinnet. Denne sannhets-tabellen gir den midlertidige tilstand til Q-utgangen i det øyeblikk tn+^ hvor inngangene A og B andres fra den indikerte tilstand i øyeblikket t til den indikerte tilstand i øyeblikket tn+1> Fra denne sannhetstabell kan man utlede at en monostabil krets blir trigget til sin 1-tilstand i to forskjellige tilfelle: In this table, A represents the input to the 1-stage, B is the time pulse input and Q is the output from the 1-stage. This truth table gives the temporary state of the Q output at the instant tn+^ when the inputs A and B change from the indicated state at the instant t to the indicated state at the instant tn+1> From this truth table it can be deduced that a monostable circuit is triggered to its 1 state in two different cases:

når dens A-inngang endres fra 1 til 0, mens B-inngangen sam tidig befinner seg på verdien 1, - når B-inngangen endres fra 0 til 1, mens samtidig A-inngangen befinner seg på nivå 0. when its A input changes from 1 to 0, while its B input sam early is at the value 1, - when the B input changes from 0 to 1, while at the same time the A input is at level 0.

Da A-inngangene til de monostabile kretser MSDl og henholdsvis MSD2 kontinuerlig befinner seg på verdien 0, føres de over til sin 1-tilstand når deres B-inngang endres fra 0 til 1. Since the A inputs of the monostable circuits MSDl and MSD2 respectively are continuously at the value 0, they are transferred to their 1 state when their B input changes from 0 to 1.

Utgangene Q og Q fra de monostabile kretser MSDl, MSD2 er indikert ved MSI, MS2, henholdsvis MSl og MS2. På fig. 2 er bare MST vist. The outputs Q and Q from the monostable circuits MSD1, MSD2 are indicated by MSI, MS2, MS1 and MS2 respectively. In fig. 2 only MST is shown.

Den logiske kretsen LCl har en utgangsklemme SYNC2 som utgjør utgangen fra den monostabile krets MSD2, såvel som flere styringsutganger BS1, BS2, BS"3, BS4, BS5, BS6, MSl, CROl, CR02 og MC som utgjør utgangene fra de bistabile kretser BSDl til BSD6, fra den monostabile anordning MSDl i telleren CR og endelig fra tidspulsgeneratoren CL. Styringsutgangene BS1, BS2, BS3, BS4, BS5, BS6, CROl, CR02 og MC er koblet til den logiske kretsen LC2, mens utgangskiemmen SYNC2 er koblet til databehandlingsanlegg COl. Den logiske kretsen LCl har også flere styringsinnganger S12, S161, S6, S23cr, S6, S23, S45cr og S4 hvor nummerangivelsen indikerer til hvilket av utstyrene i LCl disse inngangene er koblet: styringsutgang S12 er koblet til J-inngangene til de bi stabile kretser BSDl og BSD2, - styringsutgang S161 er koblet til enten 0-stillings- eller tilbakestillingsinngangene Cr til de bistabile kretser BSDl og BSD6 og til B-inngangen til den monostabile krets MSDl, The logic circuit LCl has an output terminal SYNC2 which constitutes the output of the monostable circuit MSD2, as well as several control outputs BS1, BS2, BS"3, BS4, BS5, BS6, MSl, CROl, CR02 and MC which constitute the outputs of the bistable circuits BSDl to BSD6, from the monostable device MSDl in the counter CR and finally from the timing pulse generator CL.The control outputs BS1, BS2, BS3, BS4, BS5, BS6, CROl, CR02 and MC are connected to the logic circuit LC2, while the output seed SYNC2 is connected to data processing facilities COl. The logic circuit LCl also has several control inputs S12, S161, S6, S23cr, S6, S23, S45cr and S4 where the numbering indicates to which of the devices in LCl these inputs are connected: control output S12 is connected to the J inputs of the bi stable circuits BSDl and BSD2, - control output S161 is connected to either the 0 position or reset inputs Cr of the bistable circuits BSDl and BSD6 and to the B input of the monostable circuit MSDl,

styringsutgangene S6 og S6 er koblet til J-inngangen og the control outputs S6 and S6 are connected to the J input and

henholdsvis K-inngangen til den bistabile kretsen BSD6, respectively the K input of the bistable circuit BSD6,

- styringsutgang S23cr er koblet til tidspulsinngangen Cl - control output S23cr is connected to the time pulse input Cl

til de bistabile kretser BSD2, BSD3 og BSD6 og til de innganger S236cr til telleren CR som har samme benevnelse, - styringsutgang S23 er koblet til 0-stillings- eller tilbakestillingsinngangene Cr til de bistabile kretser BSD2 og BSD3, to the bistable circuits BSD2, BSD3 and BSD6 and to the inputs S236cr of the counter CR which have the same designation, - control output S23 is connected to the 0 position or reset inputs Cr of the bistable circuits BSD2 and BSD3,

styringsutgang S45cr er koblet til 0-stillings- eller tilbakestillingsinngangene Cr til de bistabile kretser BSD4 og BSD5 og til telleren CR, control output S45cr is connected to the 0 position or reset inputs Cr of the bistable circuits BSD4 and BSD5 and to the counter CR,

styringsutgang S4 er koblet til tidspulsinngangen Cl til den bistabile krets BSD4. control output S4 is connected to the time pulse input Cl of the bistable circuit BSD4.

Utgangen MC fra den krystallstyrte tidspulsgenerator CL er koblet til tidspulsgeneratorens inngang Cl til den bistabile anordning BSDl. The output MC from the crystal-controlled time pulse generator CL is connected to the time pulse generator's input Cl to the bistable device BSDl.

Q-utgangen BS2 til den bistabile krets BSD2 er koblet til J- The Q output BS2 of the bistable circuit BSD2 is connected to J-

og K-inngangene til den bistabile krets BSD3 hvis Q-utgang BS3 er koblet til B-inngangen til den monostabile krets MSD2. Tellerens utgang CROl er koblet til tidspulsinngangen Cl til den bistabile krets BSD5. and the K inputs of the bistable circuit BSD3 whose Q output BS3 is connected to the B input of the monostable circuit MSD2. The counter's output CRO1 is connected to the time pulse input Cl of the bistable circuit BSD5.

Den logiske kretsen LC2 har inngangsklemmene SYNC'1 og CLR og utgangsklemmen SYNC1 som utgjør inngangsklemmene og en utgangsklemme for synkroniseringsutstyret SDl. Som nevnt ovenfor er klemmene SYNCl og SYNC'1 koblet til synkroniseringsutstyret SD2, mens klemmen CLR The logic circuit LC2 has the input terminals SYNC'1 and CLR and the output terminal SYNC1 which constitute the input terminals and an output terminal for the synchronization device SD1. As mentioned above, the terminals SYNCl and SYNC'1 are connected to the synchronizing device SD2, while the terminal CLR

er koblet til databehandlingsmaskinen C01. Den logiske kretsen LC2 har også flere styringsinnganger MC, BSl, BS2, BS3, BS4, BS5, BS6, MSl, CROl og CR02, som er koblet til de utganger til den logiske krets LCl, som har samme benevnelse, såvel som til flere styringsutganger S12, S161, S6, S236cr, S6, S23, S45cr og S4 som er koblet til styringsinnganger for den logiske krets LCl med samme benevnelser. is connected to the data processing machine C01. The logic circuit LC2 also has several control inputs MC, BSl, BS2, BS3, BS4, BS5, BS6, MSl, CRO1 and CR02, which are connected to the outputs of the logic circuit LCl, which have the same designation, as well as to several control outputs S12, S161, S6, S236cr, S6, S23, S45cr and S4 which are connected to the control inputs of the logic circuit LCl with the same designations.

Den logiske kretsen LC2 er konstruert slik at tilveiebringer styringspulsene S161, S23, S45cr, S4, S12, S236cr, S6 og S6 til de tilsvarende styringsutganger fra LC2 og styringspuls SYNCl ved utgangen SYNCl til kretsen LC2. Hvordan den logiske kretsen LC2 er konstruert spiller mindre rolle bare den frembringer disse signaler. Pulsene har følgende Boolske funksjoner: The logic circuit LC2 is constructed so as to provide the control pulses S161, S23, S45cr, S4, S12, S236cr, S6 and S6 to the corresponding control outputs from LC2 and control pulse SYNCl at the output SYNCl to the circuit LC2. How the logic circuit LC2 is constructed matters less as long as it produces these signals. The pulses have the following Boolean functions:

Bemerk at alle likhetstegn i den følgende del av søknaden er å betrakte som logiske likhetstegn. Note that all equal signs in the following part of the application are to be considered as logical equal signs.

hvor - BSl, BS2, BS3, BS4, BS5, BS6 og MSl er pulser som fremkommer ved de ovennevnte utganger fra kretsene med de samme navn, altså henholdsvis fra BSDl, SD2, BSD3, BSD4, SD5, BSD6 where - BSl, BS2, BS3, BS4, BS5, BS6 and MSl are pulses that appear at the above-mentioned outputs from the circuits with the same names, i.e. respectively from BSDl, SD2, BSD3, BSD4, SD5, BSD6

og MSDl. and MSDl.

MC er de ovennevnte tidspulser, MC are the above time pulses,

CROl og CR02 er de ovennevnte tidsstyringspulser, CROl and CR02 are the above timing pulses,

CLR er en klargjøringspuls på 1 ^,us og den kan overføres CLR is a 1 ^.us enable pulse and it can be transmitted

via databehandlingsraaskinen C01 til klemmen CLR til kretsen LC2, via data processor C01 to terminal CLR to circuit LC2,

SYNCl er en første synkroniseringspuls som frembringes ved SYNCl is a first synchronization pulse produced by

utgangsklemmen SYNCl til kretsen LC2, the output terminal SYNCl of the circuit LC2,

SYNC'1 er en første synkroniseringspuls mottatt ved inngangsklemmen SYNC'1 til LC2 fra synkroniseringsanordningen SD2 hvor alle klemmene og pulsene antas å være indikert av de samme nummere som i SDl, dog forsynt med en apostrof. SYNC'1 is a first synchronizing pulse received at the input terminal SYNC'1 to LC2 from the synchronizing device SD2 where all the terminals and pulses are assumed to be indicated by the same numbers as in SD1, however provided with an apostrophe.

Hensikten med de ovennevnte anordninger og styringspulsene er The purpose of the above devices and control pulses is

som følger: as follows:

Telleren CR er benyttet til å generere en tidsstyringspuls CROl med en varighet på 2,5 ^us for 1000 klokkepuls, dvs. hvert 5 ms, og en tidsstyringspuls CR02 med en varighet på 40 ^us og som avsluttes samtidig med tidsstyringspulsen CROl. Telleren CR tilbakestilles når styringssignalet S45cr = 0 og former styringspulsene S = BS3.CR02 og SYNCl = CROl.§12.BS3. The counter CR is used to generate a timing pulse CRO1 with a duration of 2.5 µs for 1000 clock pulses, i.e. every 5 ms, and a timing pulse CR02 with a duration of 40 µs and which terminates at the same time as the timing pulse CRO1. The counter CR is reset when the control signal S45cr = 0 and forms the control pulses S = BS3.CR02 and SYNCl = CROl.§12.BS3.

Den bistabile anordningen BSD5 innstilles for å registrere at tidsstyringspuls CROl bortfaller idet dens tidsstyringsinngang Cl er koblet til tellerens utgang CROl og tilbakestilles når S45cr = 0. BSD5 former styringspuls S12 = BS4 + BS5. The bistable device BSD5 is set to register that the timing control pulse CRO1 disappears as its timing control input Cl is connected to the counter output CRO1 and is reset when S45cr = 0. BSD5 forms control pulse S12 = BS4 + BS5.

Den bistabile kretsen BSD4 innstilles for å registrere tids-punktet når det første synkroniseringssignal SYNC'1 faller bort ved styringsutgangen S4, fordi dens tidsstyringsinngang Cl er koblet til S4. Da S4 = BS6.SYNC'1 kan pulsen SYNC'1 bare komme tilsyne ved S4 når BS6 = 1. Den bistabile kretsen BSD4 tilbakestilles når The bistable circuit BSD4 is set to detect the time when the first synchronization signal SYNC'1 drops out at the control output S4, because its timing input Cl is connected to S4. Since S4 = BS6.SYNC'1, the pulse SYNC'1 can only appear at S4 when BS6 = 1. The bistable circuit BSD4 is reset when

S4 5cr = 0 og former også styringspuls S12 = BS4 + BS5. S4 5cr = 0 and also forms control pulse S12 = BS4 + BS5.

Den bistabile krets BSD2 innstilles ved slutten av en styringspuls MC som fremkommer ved utgangen S236cr for å registrere det faktum at enten BSD4 eller BSD5 er blitt innstilt fordi densJ-inngang er koblet til styringsutgangen S12 til hvilken styringspulsen S12 = BS4 + BS5 blir tilført. Den bistabile kretsen BSD2 tilbakestilles ved slutten av en tidsstyringspuls MC som følger S12 = 0. The bistable circuit BSD2 is set at the end of a control pulse MC appearing at the output S236cr to register the fact that either BSD4 or BSD5 has been set because its J input is connected to the control output S12 to which the control pulse S12 = BS4 + BS5 is applied. The bistable circuit BSD2 is reset at the end of a timing pulse MC following S12 = 0.

BSD2 former S45cr = MC7bS2 + CLR for å tilbakestille BSD4, BSD5 og CR. BSD2 forms S45cr = MC7bS2 + CLR to reset BSD4, BSD5 and CR.

Tilstanden til den bistabile krets BSD3 reverseres ved slutten av tidspulsen MC som fremkommer ved utgangen S236cr etter at den bistabile kretsen BSD2 er blitt innstilt fordi J- og K-inngangene er koblet til styringsutgangen BS2. Denne bistabile kretsen BSD3 benyttes til å gjøre de tidsperioder som er på 10 ms og som veksels-vis er lik BS~3 = 0 og BS3 = 1, ubegrenset, og betinger at S6 = BS3.CR02, SYNCl = CR01.ST2.BS3 og den monostabile krets MSD2. The state of the bistable circuit BSD3 is reversed at the end of the time pulse MC which appears at the output S236cr after the bistable circuit BSD2 has been set because the J and K inputs are connected to the control output BS2. This bistable circuit BSD3 is used to make the time periods which are 10 ms and which are alternately equal to BS~3 = 0 and BS3 = 1, unlimited, and conditions that S6 = BS3.CR02, SYNCl = CR01.ST2.BS3 and the monostable circuit MSD2.

Den bistabile kretsen BSD6 blir innstilt (tilbakestilt) når The bistable circuit BSD6 is set (reset) when

S6 = 1 (S6 = 0) i det øyeblikk S236cr endres fra 1 til 0. S6 = BS3.CR02 = 1 hver gang en tidspuls CR02 genereres i løpet av det tidsintervall på 10 ms i hvilket BS3 = 1, S6 = 0 når enten BS3 = 0 eller CR02 = 0, S6 = 1 (S6 = 0) at the instant S236cr changes from 1 to 0. S6 = BS3.CR02 = 1 whenever a timing pulse CR02 is generated during the 10 ms time interval in which BS3 = 1, S6 = 0 when either BS3 = 0 or CR02 = 0,

S236cr = S23 + MC = BSl + MsT + MC forandres fra 1 til 0 når en tidspuls MC endres fra 1 til 0 i det øyeblikk BSl og/eller MSl er lik 1. Således vil den bistabile krets BSD6 benyttes for å registrere koinsidens mellom CR02 og BS3 og tilstandene S4 = BS6. SYNC'1 og muliggjør derved (når BS6 = 1) eller hindrer (når BS6=0) opptreden av en SYNC'1 puls ved styringsinngangen S4 til LC2. S236cr = S23 + MC = BSl + MsT + MC changes from 1 to 0 when a time pulse MC changes from 1 to 0 at the moment BSl and/or MSl is equal to 1. Thus, the bistable circuit BSD6 will be used to register coincidence between CR02 and BS3 and the states S4 = BS6. SYNC'1 and thereby enables (when BS6 = 1) or prevents (when BS6=0) the occurrence of a SYNC'1 pulse at the control input S4 to LC2.

Den bistabile kretsen BSDl innstilles ved slutten av en tidspuls MC som frembringes ved utgangen MC til CL for å muliggjøre tilførsel av tidspulser MC il styringsutgang S236cr til LC2 da S236cr = BSl + MST + MC = MC når BSl = 1. The bistable circuit BSDl is set at the end of a time pulse MC generated at the output MC to CL to enable the supply of time pulses MC to control output S236cr to LC2 as S236cr = BSl + MST + MC = MC when BSl = 1.

BSDl tilbakestilles for sammen med den monostabile krets BSDl is reset for together with the monostable circuit

MSDl å forhindre fremkomst av tidspulser ved styringsutgang S23 6cr. MSDl to prevent the appearance of time pulses at control output S23 6cr.

Den monostabile krets MSDl trigges til sin ustabile tilstand og forblir i denne tilstand i et forutbestemt tidsrom fra det øyeblikk styringspuls S161 = CLR endres fra 0 til 1. Den forhindrer da fremkomst av tidspulser ved styringsutgang S236cr idet S236cr= BSl + MSX + MC = 1 i dette forutbestemte tidsrom. The monostable circuit MSDl is triggered to its unstable state and remains in this state for a predetermined period of time from the moment control pulse S161 = CLR changes from 0 to 1. It then prevents the appearance of time pulses at control output S236cr as S236cr= BSl + MSX + MC = 1 in this predetermined period of time.

Den monostabile krets MSD2 trigges til sin ustabile tilstand og fastholder denne tilstand i et forutbestemt tidsrom fra det øyeblikk BS3 endres fra 0 til 1. Den genererer deretter ved sin utgang MS2 en andre synkroniseringspuls SYNC2 med en varighet lik denne perioden. The monostable circuit MSD2 is triggered to its unstable state and maintains this state for a predetermined period of time from the moment BS3 changes from 0 to 1. It then generates at its output MS2 a second synchronization pulse SYNC2 with a duration equal to this period.

Styringspuls S23 = BSl + MSl virker som en tilbakestillingspuls for BSD2 og BSD3 når den er lik 0, dvs. når BSl = O og MSl = 0. Den forhindrer da også at tidspulser fremkommer ved styringsutgangen S236cr idet S236cr = S23 + MC = 1. Når S23 = 1 Control pulse S23 = BSl + MSl acts as a reset pulse for BSD2 and BSD3 when it is equal to 0, i.e. when BSl = 0 and MSl = 0. It then also prevents time pulses from appearing at the control output S236cr as S236cr = S23 + MC = 1. When S23 = 1

er det mulig for tidspulsene å bli ført til S236cr idet S236cr = is it possible for the time pulses to be taken to S236cr as S236cr =

MC. MC.

Styringspuls S45cr = MC.BS2 + CLR gjør tjeneste som en tilbakestillingspuls for BSD4, BSD5 og CR når den er lik 0, dvs. når enten CLR = 1 eller når samtidig MC = BS2 = 1. Control pulse S45cr = MC.BS2 + CLR serves as a reset pulse for BSD4, BSD5 and CR when equal to 0, i.e. when either CLR = 1 or when simultaneously MC = BS2 = 1.

Styringspuls S12 = BS4 + BS5 virker for kretsene BSDl og BSD2 Control pulse S12 = BS4 + BS5 works for circuits BSDl and BSD2

som en innstillingspuls når den er lik 1, og som en nullstillings- as a setting pulse when equal to 1, and as a reset pulse

eller tilbakestillingspuls når den er lik 0. or reset pulse when equal to 0.

Styringspuls S6 = BS3.CR02 virker i kombinasjon med S236cr Control pulse S6 = BS3.CR02 works in combination with S236cr

til å innstille (når S6 = 1) eller tilbakestille (når S6 = O) den bistabile krets BSD6 som allerede nevnt ovenfor. to set (when S6 = 1) or reset (when S6 = O) the bistable circuit BSD6 as already mentioned above.

Styringspuls S236cr = S23~ + MC virker i kombinasjon med S6 til Control pulse S236cr = S23~ + MC works in combination with S6 to

å innstille eller tilbakestille den bistabile krets BSD6, som nevnt ovenfor. to set or reset the bistable circuit BSD6, as mentioned above.

S4 = BS6.SYNC'1 angir at en første synkroniseringspuls SYNC'1 S4 = BS6.SYNC'1 indicates that a first synchronization pulse SYNC'1

som er mottatt på inngangsklemmen SYNC'1 fremkommer ved styringsutgangen S4 bare når BS6 = 1. which is received at the input terminal SYNC'1 appears at the control output S4 only when BS6 = 1.

SYNCl = CR01.sT2.BS3 betyr at en første synkroniseringspuls SYNCl = CR01.sT2.BS3 means that a first synchronization pulse

SYNCl tilføres til utgangsklemmen SYNCl når CROl = S12 = BS3 = 1. SYNCl is applied to the output terminal SYNCl when CRO1 = S12 = BS3 = 1.

Kort sagt vil virkemåten for de ovennevnte synkroniseringsarrangement være som følger: I hvert av synkroniseringsutstyrene SDl og SD2 blir telleren CR, som innbefattes i denne, matet av tidspulsene MC som genereres av tidspulsgeneratoren CL og derved fremstilles tidsstyringspulser CROl med en periode på 5 ms (Fig. 5). En puls i hvert slikt par av etter hver' andre følgende tidsstyringspulser CROl, benyttes som en første synkroniseringspuls SYNCl som føres til utgangsklemmen SYNCl til kretsen, In short, the operation of the above-mentioned synchronization arrangement will be as follows: In each of the synchronization devices SDl and SD2, the counter CR, which is included therein, is fed by the time pulses MC generated by the time pulse generator CL, thereby producing time control pulses CROl with a period of 5 ms (Fig .5). A pulse in each such pair of timing pulses CRO1 following every second, is used as a first synchronization pulse SYNCl which is fed to the output terminal SYNCl of the circuit,

og de første synkroniseringspulser har således en periode på 10 ms. and the first synchronization pulses thus have a period of 10 ms.

De første synkroniseringspulsene SYNCl og SYNC'1 som er generert i synkroniseringsutstyret SDl og SD2, er samtidige når begge utstyr arbeider i perfekt synkronisme. I synkroniseringsutstyret SDl bidrar også den ovennevnte puls i hvert par av på hverandre følgende tidsstyringspulser CROl til dannelse av en andre synkroniseringspuls SYNC2 som fremkommer ved utgangsklemmen SYNC2 og styrer driften av databehandlingsmaskinen C01, mens den andre pulsen i hvert slikt par av tidsstyringspulser i synkroniseringskretsen SD2 fører til dannelse av en andre synkroniseringspuls SYNC'2 som fremkommer ved utgangsklemmen SYNC'2 og styrer virkemåten for databehandlingsmaskinen C02. Således vil de andre synkroniseringspulsene ha en periode på 10 ms, The first synchronizing pulses SYNCl and SYNC'1 generated in the synchronizing equipment SD1 and SD2 are simultaneous when both equipments are working in perfect synchronism. In the synchronizing device SDl, the above-mentioned pulse in each pair of consecutive timing pulses CROl also contributes to the formation of a second synchronizing pulse SYNC2 which appears at the output terminal SYNC2 and controls the operation of the data processing machine C01, while the second pulse in each such pair of timing pulses in the synchronizing circuit SD2 leads to form a second synchronization pulse SYNC'2 which appears at the output terminal SYNC'2 and controls the operation of the data processing machine C02. Thus, the other synchronization pulses will have a period of 10 ms,

og de som tilveiebringes i SDl, slik som f.eks. SYNC2, er tidsfor-skjøvet 5 ms i forhold til de som frembringes i SD2, dvs. SYNC'2. and those provided in SDl, such as e.g. SYNC2, is time-shifted by 5 ms in relation to those generated in SD2, i.e. SYNC'2.

For å sette en av databehandlingsmaskinene i drift, f. eks. databehandlingsmaskin COl, tilføres en klargjøringspuls CLR To put one of the data processing machines into operation, e.g. data processing machine COl, a preparation pulse CLR is applied

(Figurene 3, 4) til styringsinngangen CLR for den logiske krets LC2 til synkroniseringsutstyr SDl. Følgelig blir de forskjellige bistabile kretser BSDl og BSD6 tilbakestilt til sin O-tilstand, mens den monostabile krets MSDl trigges til sin ustabile tilstand og fastholdes i denne tilstand i en forutbestemt tid. I denne tid kan en første synkroniseringspuls SYNC'1 mottas eller ikke mottas på inngangsklemmen SYNC'1 fra synkroniskroniseringskrets SD2. (Figures 3, 4) to the control input CLR of the logic circuit LC2 to synchronization equipment SDl. Accordingly, the various bistable circuits BSD1 and BSD6 are reset to their O state, while the monostable circuit MSD1 is triggered to its unstable state and maintained in this state for a predetermined time. During this time, a first synchronizing pulse SYNC'1 may or may not be received at the input terminal SYNC'1 from synchronizing circuit SD2.

Hvis ingen slik første synkroniseringspuls SYNC'1 mottas (Figurene 3, 4) på inngangsklemmen SYNC'1 i denne tiden, kan synkroniseringskretsen SDl tydeligvis ikke synkroniseres med synkroniseringsanordning SD2 og må derfor betjenes uavhengig. Etter at den ovennevnte tid er utløpt, blir telleren CR til SDl automatisk startet og på grunn av dette vil tidspulsene og de første og andre synkroniseringspulser genereres på den ovennevnte måte. If no such first synchronizing pulse SYNC'1 is received (Figures 3, 4) at the input terminal SYNC'1 during this time, the synchronizing circuit SDl obviously cannot be synchronized with synchronizing device SD2 and must therefore be operated independently. After the above time has expired, the counter CR to SD1 is automatically started and due to this the timing pulses and the first and second synchronization pulses will be generated in the above manner.

Hvis på den annen side en første synkroniseringspuls SYNC'1 mottas (Fig. 6) i løpet av den ovennevnte periode, på inngangsklemmen SYNC'1 til synkroniseringsanordningen SDl fra synkroniseringsanordning SD2, så starter denne første synkroniseringspuls SYNC'1 telleren CR til SDl og tjener som en teller for tidsstyringspulsene CROl. På grunn av dette genereres en andre synkroniseringspuls SYNC2 i SDl, men imidlertid blir ingen lokal første synkroniseringspuls SYNCl generert. Litt senere, dvs. etter omkring 10 ms, styrer telleren tidspulsene CROl genereringen av de første og andre synkroniseringspulser på den vanlige måten. Både synkroniseringsanordningene SDl og SD2 og derfor begge databehandlingsmaskiner COl og C02 blir perfekt synkronisert. If, on the other hand, a first synchronizing pulse SYNC'1 is received (Fig. 6) during the above period, on the input terminal SYNC'1 of the synchronizing device SD1 from synchronizing device SD2, then this first synchronizing pulse SYNC'1 starts the counter CR of SDl and serves as a counter for the timing pulses CROl. Because of this, a second synchronizing pulse SYNC2 is generated in SD1, but however, no local first synchronizing pulse SYNCl is generated. A little later, ie after about 10 ms, the counter controls the time pulses CROl the generation of the first and second synchronization pulses in the usual way. Both the synchronizing devices SD1 and SD2 and therefore both data processing machines CO1 and CO2 are perfectly synchronized.

Hvis synkroniseringsanordningene SDl og SD2 for de to databehandlingsmaskiner COl og C02 av en eller annen grunn ikke lenger arbeider synkront, så vil en av dem, f. eks. SDl (SD2), motta (Fig.6) på sine inngangsklemmer SYNC'1 (SYNCl) en første synkroniseringspuls SYNC'1 (SYNCl) fra SD2 (SDl) før en tidspuls CROl (CRO'l) genereres deri. If the synchronizing devices SD1 and SD2 for the two data processing machines CO1 and CO2 for some reason no longer work synchronously, then one of them, e.g. SDl (SD2), receive (Fig.6) on its input terminals SYNC'1 (SYNCl) a first synchronization pulse SYNC'1 (SYNCl) from SD2 (SDl) before a timing pulse CROl (CRO'l) is generated therein.

Dersom denne første synkroniseringspuls mottas i løpet av et forutbestemt tidsintervall som går forut for en slik tidsstyringspuls CROl (CRO'l), vil den mottatte første synkroniseringspuls over-ta funksjonen til denne tidsstyringspuls CROl og derfor gi støtet til generering av en andre synkroniseringspuls SYNC2 (SYNC'2) for å styre databehandlingsmaskin COl (C02) og vil tilbakestille telleren If this first synchronization pulse is received during a predetermined time interval that precedes such a timing pulse CRO1 (CRO'l), the received first synchronization pulse will take over the function of this timing pulse CRO1 and therefore provide the impetus for the generation of a second synchronization pulse SYNC2 ( SYNC'2) to control data processing machine COl (C02) and will reset the counter

CR slik at ingen lokal første synkroniseringspuls vil bli overfiørt CR so that no local first sync pulse will be exceeded

til SD2 (SDl). Således blir databehandlingsmaskinen COl (C02) da styrt av synkroniseringsanordningen SD2 (SDl). to SD2 (SD1). Thus, the data processing machine CO1 (CO2) is then controlled by the synchronization device SD2 (SD1).

Dersom den ovennevnte første synkroniseringspuls SYNC'1 (SYNCl) mottas på inngangsklemmen SYNC'1 (SYNCl) til SDl (SD2) før starten av det ovennevnte forutbestemte tidsintervallet som går forut for en lokalt generert tidsstyringspuls CROl (CR0'1) for telleren, så If the above first synchronization pulse SYNC'1 (SYNCl) is received at the input terminal SYNC'1 (SYNCl) of SDl (SD2) before the start of the above predetermined time interval preceding a locally generated timing pulse CROl (CR0'1) for the counter, then

vil ingen synkronisering finne sted. no synchronization will take place.

Fra det ovennevnte følger at den raskeste av.de to synkroniseringsanordninger SDl og SD2 styrer begge databehandlingsmaskiner COl og C02 under forutsetning av at den ikke arbeider for hurtig. From the above it follows that the fastest of the two synchronizing devices SD1 and SD2 controls both data processing machines CO1 and CO2 on the condition that it does not work too fast.

Virkemåten til synkroniseringsarrangementet og særlig for synkroniseringsanordningen SDl er beskrevet i detalj nedenfor under henvisning til figurene 2-7. The operation of the synchronizing arrangement and particularly of the synchronizing device SD1 is described in detail below with reference to Figures 2-7.

I første omgang skal det spesielt vises til figurene 2-5. In the first instance, special reference must be made to figures 2-5.

Ved starten befinner de bistabile kretser BSDl til BSD6 såvel At the start, the bistable circuits BSDl to BSD6 are located as well

som telleren CR seg i en vilkårlig stilling, mens de monostabile kretser MSDl og MSD2 er i sin stabile tilstand. as the counter CR is in an arbitrary position, while the monostable circuits MSD1 and MSD2 are in their stable state.

For å tilbakestille synkroniseringsanordningen SDl tilføres en klargjøringspuls CLR med en varighet på 1 ^,us til stillingsinngangen CLR med samme benevning til den logiske krets LC2 ved hjelp av databehandlingsmaskin COl. I dette tidsintervall på 1 ^us er den Boolske funksjonen CLR = 1 slik at også de Boolske funsksjoner S45cr = 0 og S161 = 0. Dette betyr at utgangene med samme benevnelse, altså In order to reset the synchronizing device SDl, a preparation pulse CLR with a duration of 1 µs is applied to the position input CLR with the same designation to the logic circuit LC2 by means of data processing machine CO1. In this time interval of 1 ^us, the Boolean function CLR = 1 so that also the Boolean functions S45cr = 0 and S161 = 0. This means that the outputs with the same designation, i.e.

S4 5cr og S161, begge passiviseres og som en følge av dette, klar-gjøres eller tilbakestilles de bistabile kretser BSD4 og BSD5 og telleren CR såvel som de bistabile kretser BSDl og BSD6. Da utgangene BSl, BS4 og BS5 fra de bistabile kretser BSDl, BSD4, BSD5 S4 5cr and S161 are both passivated and as a result of this, the bistable circuits BSD4 and BSD5 and the counter CR as well as the bistable circuits BSD1 and BSD6 are made ready or reset. Then the outputs BSl, BS4 and BS5 from the bistable circuits BSDl, BSD4, BSD5

og CROl, CR02 til telleren CR deretter blir passivisert mens utgangen BS6 til den bistabile krets BSD6 og utgangen MSl til den monostabile krets MSDl deretter aktiviseres, så vil de følgende Boolske funksjoner være tilfredsstilt, BSl = BS4 = BS5 = CROl = CR02 = O, mens BS6 = MSl = 1 slik at de Boolske funksjoner S4 = SYNC'1, S23 = 1, S236cr = MC, og S45cr = S161 = S12 = S6 = SYNCL = O. and CROl, CR02 until the counter CR is then passivated while the output BS6 of the bistable circuit BSD6 and the output MSl of the monostable circuit MSDl are then activated, then the following Boolean functions will be satisfied, BSl = BS4 = BS5 = CROl = CR02 = O, while BS6 = MSl = 1 so that the Boolean functions S4 = SYNC'1, S23 = 1, S236cr = MC, and S45cr = S161 = S12 = S6 = SYNCL = O.

Den Boolske funksjonen S4 = SYNC'1 angir at dersom en første synkroniseringspuls SYNC'1 blir tilført til inngangsklemmen SYNC'1 The Boolean function S4 = SYNC'1 indicates that if a first synchronization pulse SYNC'1 is applied to the input terminal SYNC'1

fra synkroniseringsanordning SD2, så fremkommer den ved styringsutgangen S4 og derfor også ved tidspulsinngangen Cl til den bistabile krets BSD4. Den Boolske funksjon S236cr = MC angir at tidspulsene MC fremkommer ved styringsutgangen S236cr og derfor også ved tids- from synchronizing device SD2, then it appears at the control output S4 and therefore also at the time pulse input Cl of the bistable circuit BSD4. The Boolean function S236cr = MC indicates that the time pulses MC appear at the control output S236cr and therefore also at time

pulsinngangene til de bistabile kretser BSD2, BSD3, BSD6 og ved inngangen S236cr til telleren CR. Imidlertid kan ikke en første mottatt synkroniseringspuls SYNC'1 ha noen innvirkning da den bistabile krets BSD4, som styres av styringsutgangen S4, forblir i sin tilbakestilte tilstand fordi styringsutgang S45cr er passivisert. Likeledes kan ikke tidspulsene hå noen innvirkning på den bistabile krets BSD6 og telleren CR, idet den sistnevnte holdes i sin tilbakestilte tilstand på grunn av styringsutgangene S161 the pulse inputs of the bistable circuits BSD2, BSD3, BSD6 and at the input S236cr of the counter CR. However, a first received synchronization pulse SYNC'1 cannot have any effect since the bistable circuit BSD4, which is controlled by the control output S4, remains in its reset state because the control output S45cr is passivated. Likewise, the time pulses cannot have any effect on the bistable circuit BSD6 and the counter CR, the latter being kept in its reset state due to the control outputs S161

og S45cr som begge er passivisert. Den Boolske funksjon S23 = 1 and S45cr which are both passivated. The Boolean function S23 = 1

angir at styringsutgangen S23 med samme benevnelse blir aktivisert men dette har ikke noen innvirkningdel på tilstanden til de bistabile kretser BSD2 og BSD3 skjønt tidspulsene MC tilføres til tidspulsgeneratorens inngang Cl fordi deres J-innganger be- indicates that the control output S23 with the same name is activated, but this has no effect on the state of the bistable circuits BSD2 and BSD3, although the time pulses MC are supplied to the time pulse generator's input Cl because their J inputs be-

finner seg på nivå 0. I virkeligheten er S12 = 0 and BS2 = 0. Virkningen av at de to øvrige Boolske funksjoner er null, kan negli-sjeres . is at level 0. In reality, S12 = 0 and BS2 = 0. The effect of the two other Boolean functions being zero can be neglected.

I det øyeblikk som klargjøringspulsene med en varighet på At the moment that the preparation pulses with a duration of

1 ^,us avsluttes, blir styrings inngang CLR passivisert slik at den Boolske funksjon med samme benevnelse CLR = 0, og som en følge av dette vil de Boolske funksjoner S161 = 1 og S45cr = 1. S45cr = 1 1 ^,us ends, control input CLR is passivated so that the Boolean function with the same name CLR = 0, and as a result of this the Boolean functions S161 = 1 and S45cr = 1. S45cr = 1

og S161 = 1 betyr at styringsutgangene med de samme benevnelser, and S161 = 1 means that the control outputs with the same names,

altså S45cr og 161 blir aktivisert og på grunn av dette kan tilstandene til de bistabile kretser BSDl, BSD4, BSD5 og telleren CR endres. Dessuten blir den monostabile krets MSDl trigget (på grunn av at styringsutgangen S161 endres fra 0 (passivisert) til 1 (aktivisert)) til sin ustabile tilstand i hvilken den forblir i et tidsintervall Tl = 110 ms. Følgelig blir Q-utgangen MSl til denne monostabile krets MSDl deretter aktivisert i en periode Tl slik at den Boolske funksjon MSl = 0 for samme periode, og som en følge av dette endres den Boolske funksjon S23 seg fra 1 til 0, mens den Boolske funksjon S236cr blir lik 1. i.e. S45cr and 161 are activated and because of this the states of the bistable circuits BSDl, BSD4, BSD5 and the counter CR can be changed. Also, the monostable circuit MSD1 is triggered (due to the control output S161 changing from 0 (passivated) to 1 (activated)) to its unstable state in which it remains for a time interval Tl = 110 ms. Accordingly, the Q output MSl of this monostable circuit MSDl is then activated for a period Tl so that the Boolean function MSl = 0 for the same period, and as a result the Boolean function S23 changes from 1 to 0, while the Boolean function S236cr becomes equal to 1.

At den Boolske funksjon S23 = 0 betyr at styringsutgangen med samme navn, altså S23, passiviseres og på grunn av dette vil både de bistabile kretser BSD2 og BSD3 tilbakestilles til sin 0-tilstand. That the Boolean function S23 = 0 means that the control output with the same name, i.e. S23, is passivated and because of this both the bistable circuits BSD2 and BSD3 will be reset to their 0 state.

At den Boolske funksjon S236cr = 1 angir at styringsutgangen med That the Boolean function S236cr = 1 indicates that the control output with

samme benevnelse, altså S236cr, aktiviseres slik at tidspulsene MC ikke lenger fremkommer ved denne utgangen. the same designation, i.e. S236cr, is activated so that the time pulses MC no longer appear at this output.

Fra det ovennevnte fremgår at etter at en klargjøringspuls CLR From the above it appears that after a preparation pulse CLR

er tilført styringsinngangen CLR til synkroniseringsanordningen SDl is supplied to the control input CLR of the synchronizing device SDl

så vil alle de bistabile kretser i denne være i sin tilbakestilte eller O-tilstand, mens den monostabile krets MSDl befinner seg i sin ustabile tilstand i et tidsrom Tl = 110 ms i løpet av hvilken periode igangsettelse av telleren CR hindres, og et synkroniseringssignal SYNC'1 som eventuelt er blitt tilført til inngangsklemmen SYNC'1 kan fremkomme ved styringsutgangen S4.. then all the bistable circuits in this will be in their reset or O state, while the monostable circuit MSDl is in its unstable state for a period of time Tl = 110 ms during which period initiation of the counter CR is prevented, and a synchronization signal SYNC '1 which has possibly been supplied to the input terminal SYNC'1 can appear at the control output S4..

Det antas nå først at i løpet av tidsperioden Tl = 110 ms, It is now first assumed that during the time period Tl = 110 ms,

vil ikke synkroniseringsutstyret SD2 overføre den første synkroniseringspuls SYNC'1 til synkroniseringsanordningen SDl. I dette tilfelle kan tydeligvis synkroniseringsanordningen SDl ikke synkroniseres med synkroniseringsanordningen SD2 og derfor startes driften av telleren CR i SDl etter utløpet av denne tidsperioden på 110 ms. I virkeligheten vil utgangen MSl fra den monostabile krets MSDl påny bli aktivisert i dette øyeblikk slik at den Boolske funksjon MSl = 1. Følgelig endres den Boolske funksjon S23 fra O til 1, mens den Boolske funksjon S236cr blir lik MC, dvs. S236cr = MC. Dette betyr at tidspulsene MC påny tilføres til tidspulsinngangen CL til de bistabile kretser BSD2, BSD3 og BSD6 og til telleren CR. De bistabile kretser BSD2 og BSD3 forblir i sin O-tilstand, mens telleren CR teller ett trinn videre for hver gang den mottar en første flanke av en tidspuls. I det øyeblikk S236cr blir 0 ved slutten av den ovennevnte tidsperiode på 110 ms, blir den bistabile krets BSD6 innstilt til sin 1-tilstand hvori BS6 = 0 idet dens J- og K-innganger befinner seg på henholdsvis 1 og O nivå.. I virkeligheten blir disse innganger forbundet med styringsutgangene S6 og S6, som henholdsvis aktiviseres og passiviseres i avhengighet av de Boolske funksjoner S6 = 1 og S6 = O (idet CR02 = O). I løpet av tidsrommet BS6 = O vil ingen første synkroniseringspuls som mottas fra SD2 kunne fremkomme på styringsutgangen S4'idet den Boolske funksjon S4 = O. will not the synchronizing device SD2 transmit the first synchronizing pulse SYNC'1 to the synchronizing device SD1. In this case, the synchronizing device SDl obviously cannot be synchronized with the synchronizing device SD2 and therefore the operation of the counter CR in SDl is started after the expiration of this time period of 110 ms. In reality, the output MSl of the monostable circuit MSDl will be activated again at this moment so that the Boolean function MSl = 1. Consequently, the Boolean function S23 changes from 0 to 1, while the Boolean function S236cr becomes equal to MC, i.e. S236cr = MC . This means that the time pulses MC are again supplied to the time pulse input CL of the bistable circuits BSD2, BSD3 and BSD6 and to the counter CR. The bistable circuits BSD2 and BSD3 remain in their O state, while the counter CR counts up one step each time it receives a first edge of a timing pulse. At the moment S236cr becomes 0 at the end of the above time period of 110 ms, the bistable circuit BSD6 is set to its 1 state in which BS6 = 0 with its J and K inputs being at 1 and 0 levels respectively.. I in reality, these inputs are connected to the control outputs S6 and S6, which are respectively activated and deactivated depending on the Boolean functions S6 = 1 and S6 = O (since CR02 = O). During the time period BS6 = O, no first synchronization pulse received from SD2 will appear on the control output S4, since the Boolean function S4 = O.

Etter å ha telt 990 tidspulser MC og, mer nøyaktig, idet den 991. tidspuls MC starter, vil utgangen CR02 fra telleren CR bli aktivisert slik at den Boolske funksjon CR02 = 1. After counting 990 time pulses MC and, more precisely, as the 991st time pulse MC starts, the output CR02 of the counter CR will be activated so that the Boolean function CR02 = 1.

Som en følge av dette endres den Boolske funksjonen S6 fra As a result, the Boolean function S6 is changed from

0 til 1, dvs. S6= 1 og S6 = 0. Dette betyr at styringsutgangen S6 fra den logiske krets LC2 blir aktivisert, og på grunn av dette vil J- og K-inngangene til den bistabile krets BSD6 henholdsvis bli passivisert og aktivisert. Ved slutten av den 991. klokkepuls vil den bistabile krets BSD6 bli trigget tilbake til sin innstilte tilstand, i hvilken dens utgang BS6 blir aktivisert, dvs. BS6 = 1. 0 to 1, i.e. S6= 1 and S6 = 0. This means that the control output S6 from the logic circuit LC2 will be activated, and because of this the J and K inputs of the bistable circuit BSD6 will be respectively passivated and activated. At the end of the 991st clock pulse, the bistable circuit BSD6 will be triggered back to its set state, in which its output BS6 will be activated, i.e. BS6 = 1.

Følgelig endres den Boolske funksjon S4 fra 0 til S4 = SYNC'1 Accordingly, the Boolean function S4 changes from 0 to S4 = SYNC'1

hvilket betyr at en første synkroniseringspuls SYNC'1 som muligens tilføres inngangen SYNC'1 fra synkroniseringsanordning SD2 også fremkommer ved styringsutgangen S4. Da det ble antatt at den sistnevnte synkroniseringsanordning SD2 ikke tilfører en slik første synkroniseringspuls SYNC'1 til inngangsklemmen SYNC'1, vil intet forandres i synkroniseringsanordning SDl. which means that a first synchronizing pulse SYNC'1 which is possibly supplied to the input SYNC'1 from synchronizing device SD2 also appears at the control output S4. When it was assumed that the latter synchronizing device SD2 does not supply such a first synchronizing pulse SYNC'1 to the input terminal SYNC'1, nothing will change in synchronizing device SD1.

Ved slutten av den 998. tidspuls MC blir tellerens utgang CROl aktivisert, men den blir passivisert påny så snart som tellerinn-gangen S236cr påny bringes til nivået 1, dvs. ved den ledende flanke til den følgende eller 999. tidspuls som tilføres til telleren CR og til tidspulsinngangen Cl til den bistabile krets BSD6. Ved denne ledende flanke blir telleren CR tilbakestilt slik at CROl = 0 og CR02 = 0 og at følgelig S6 = 0 og S6 = 1. Telleren CR forblir i At the end of the 998th time pulse MC, the counter's output CRO1 is activated, but it is passivated again as soon as the counter input S236cr is again brought to level 1, i.e. at the leading edge of the following or 999th time pulse supplied to the counter CR and to the time pulse input Cl of the bistable circuit BSD6. At this leading edge, the counter CR is reset so that CRO1 = 0 and CR02 = 0 and that consequently S6 = 0 and S6 = 1. The counter CR remains in

sin tilbakestilte tilstand inntil 1000 tidspulser er blitt tilført dens inngang S236cr etter avslutningen av perioden på 110 ms. its reset state until 1000 time pulses have been applied to its input S236cr after the end of the 110 ms period.

Fra det ovenstående fremgår at en tidspuls CROl med en varighet på 2.5 ^us fremkommer ved utgangen med samme benevnelse, altså CROl til telleren CR mellom tidspulsene 998 og 999, mens en tidsstyringspuls CR02 med en varighet på 40 ^.us, som avsluttes samtidig med tidsstyringspulsen CROl, fremkommer ved utgangen CR02 til telleren CR. En første synkroniseringspuls SYNCl med en varighet på 2.5 ^us, fremkommer også ved utgangen SYNCl til den logiske krets LC2 i synkronisme med tidsstyringspuls CROl fordi CROl = S12 = BS3 = 1. From the above it appears that a timing pulse CRO1 with a duration of 2.5 µs appears at the output with the same designation, i.e. CRO1 to the counter CR between timing pulses 998 and 999, while a timing control pulse CR02 with a duration of 40 µs, which terminates simultaneously with the timing pulse CRO1, appears at the output CR02 of the counter CR. A first synchronization pulse SYNCl with a duration of 2.5 µus also appears at the output SYNCl of the logic circuit LC2 in synchronism with the timing pulse CRO1 because CRO1 = S12 = BS3 = 1.

Denne første synkroniseringspuls SYNCl overføres til synkroniseringsanordningen SD2 til telleren C02. This first synchronizing pulse SYNCl is transmitted to the synchronizing device SD2 to the counter C02.

I løpet av den tid som den Boolske funksjon CROl =■ 1 blir tidspulsinngangen Cl til den bistabile anordning BSD5 aktivisert. Dette har ingen innvirkning på den bistabile anordning BSD5, men når den Boolske funksjon CROl påny blir lik O, vil den bistabile anordning BSD5 bli trigget til sin 1-tilstand i hvilken dens utgang BS5 blir aktivisert. I det øyeblikk er den Boolske funksjon BS5 = 1 slik at den Boolske funksjon S12 endres fra O til 1, og som en følge av dette blir styringsutgangen med samme benevnelse, altså S12 og dermed også J-inngangene til de bistabile anordninger BSDl og BSD2 aktivisert. During the time that the Boolean function CRO1 =■ 1, the time pulse input Cl of the bistable device BSD5 is activated. This has no effect on the bistable device BSD5, but when the Boolean function CRO1 again becomes equal to 0, the bistable device BSD5 will be triggered to its 1 state in which its output BS5 will be activated. At that moment, the Boolean function BS5 = 1 so that the Boolean function S12 changes from 0 to 1, and as a result of this the control output with the same designation, i.e. S12 and thus also the J inputs of the bistable devices BSDl and BSD2 are activated .

Ved slutten av den ovennevnte 999. tidspuls MC blir tilstanden til den bistabile anordning BSD2 reversert slik at den innstilles At the end of the above-mentioned 999th time pulse MC, the state of the bistable device BSD2 is reversed so that it is set

til sin 1-tilstand. Fordi utgangen BS2 til BSD2 er aktivisert, to its 1 state. Because output BS2 to BSD2 is activated,

dvs. BS2 = 1, blir både J- og K-inngangene til den bistabile anordning BSD3 aktivisert. Ved avslutningen av den 999. tidspuls blir også den bistabile anordning BSD6 trigget til sin 1-tilstand, slik at BSD6 = 0 fordi S6 = 0 og S6 = 1. Følgelig vil S4 = 0 slik at fra det øyeblikk av vil en første synkroniseringspuls som eventuelt mottas fra den andre synkroniseringsanordning SD2 på inngangsklemmen INI, bli hindret i å fremkomme ved styringsutgangen S4. i.e. BS2 = 1, both the J and K inputs of the bistable device BSD3 are activated. At the end of the 999th time pulse, the bistable device BSD6 is also triggered to its 1 state, so that BSD6 = 0 because S6 = 0 and S6 = 1. Consequently, S4 = 0 so that from that moment on a first synchronization pulse which possibly received from the second synchronizing device SD2 on the input terminal INI, be prevented from appearing at the control output S4.

Fra det ovennevnte følger at S4 = SYNC'1 fra slutten av tidspuls 991 til slutten av tidspuls 999, dvs. i løpet av 8 tidspulser eller med andre ord 40 ^,us. I løpet av denne perioden på 40 ^us vil en første synkroniseringspuls SYNC'1 som er mottatt fra synkroniseringsanordningen SD2, tillates å fremkomme på styringsutgangen S4 til SDl og å synkronisere databehandlingsmaskin COl som forklart nedenfor. From the above it follows that S4 = SYNC'1 from the end of time pulse 991 to the end of time pulse 999, i.e. during 8 time pulses or in other words 40 µs. During this period of 40 µs, a first synchronizing pulse SYNC'1 received from the synchronizing device SD2 will be allowed to appear on the control output S4 of SD1 and to synchronize data processing machine CO1 as explained below.

Fordi styringsutgangen BS2 til BSD2 er aktivisert, dvs. BS2=1, blir både J- og K-inngangene til den bistabile anordning BSD3 også aktivisert ved slutten av den 999. tidspuls. Ved starten av den 1000. tidspuls MC blir den bistabile anordning BSDl innstilt til sin 1-tilstand fordi dens J-inngang befinner seg på nivå 1 (S12=l), mens dens tidsinngang da forandres fra 1 til O. Fordi BS2 = 1 blir den Boolske funksjon S45cr lik MC slik at S45cr = 0 under den 1000. tidspuls. Følgelig blir de bistabile anordninger BSD4 og BSD5 såvel som telleren CR tilbakestilt ved starten av denne pulsen, dvs. Because the control output BS2 of BSD2 is activated, ie BS2=1, both the J and K inputs of the bistable device BSD3 are also activated at the end of the 999th time pulse. At the start of the 1000th time pulse MC, the bistable device BSDl is set to its 1 state because its J input is at level 1 (S12=1), while its time input then changes from 1 to 0. Because BS2 = 1 becomes the Boolean function S45cr equal to MC so that S45cr = 0 during the 1000th time pulse. Accordingly, the bistable devices BSD4 and BSD5 as well as the counter CR are reset at the start of this pulse, i.e.

BS4 = 0 (som allerede befant seg på O), og BS5 =0. På grunn av dette vil den Boolske funksjon S12 = O slik at styringsinngangen med samme benevnelse, dvs. S12, til den logiske krets LC2 og J-inngangene til de bistabile anordninger BSDl og BSD2 blir passivisert. BS4 = 0 (which was already at O), and BS5 =0. Because of this, the Boolean function S12 = O so that the control input with the same designation, i.e. S12, of the logic circuit LC2 and the J inputs of the bistable devices BSD1 and BSD2 are passivated.

Ved avslutningen av den 1000. klokkepuls blir den bistabile anordning BSD3 innstilt til sin 1-tilstand hvor BS3 = 1, mens den bistabile anordning BSD2 blir tilbakestilt til sin O-tilstand i hvilken BS2 = O, slik at S45cr = 1. Dette får fortsatt ingen innvirkning. At the end of the 1000th clock pulse, the bistable device BSD3 is set to its 1 state where BS3 = 1, while the bistable device BSD2 is reset to its O state in which BS2 = 0, so that S45cr = 1. This continues no impact.

På grunn av at BS3 = 1 blir den monostabile anordning MSD2 innstilt til sin 1-tilstand i en periode på 0,5 ^,us, og på grunn av dette fremkommer en puls med en varighet på 0,5 ^us på utgangen SYNC2 fra denne anordning. Denne pulsen er den ovennevnte andre synkroniseringspuls SYNC2 som styrer de programmerte operasjoner til den lokale databehandlingsmaskin COl. Den genereres 10 ^,us etter SYNCl. Due to BS3 = 1, the monostable device MSD2 is set to its 1 state for a period of 0.5 µs, and because of this a pulse with a duration of 0.5 µs appears on the output SYNC2 from this device. This pulse is the above-mentioned second synchronization pulse SYNC2 which controls the programmed operations of the local data processing machine CO1. It is generated 10 ^,us after SYNCl.

Tidsstyringspuls CROl er således årsaken til dannelse av Timing pulse CRO1 is thus the cause of formation of

såvel den første synkroniseringspuls SYNCl når S12 = BS3 = 1 såvel som en andre synkroniseringspuls SYNC2 når BS3 endres fra 0 til 1. as well as the first synchronization pulse SYNCl when S12 = BS3 = 1 as well as a second synchronization pulse SYNC2 when BS3 changes from 0 to 1.

Fra det ovenstående følger at ved avslutningen av den 1000. tidspuls, dvs. etter utløpet 5 ms, så er synkroniseringsanordningen SDl i samme tilstand som ved slutten av klargjøringspulsen, bortsett fra det forhold at den bistabile anordning BSD3 nå er i sin 1-tilstand hvori BS3 = 1. For de følgende 1000 tidspulser som indikeres med 1', 2', ... osv. blir virkemåten for synkroniseringsanordningen SDl som beskrevet ovenfor, men nå vil hverken en første eller en andre synkroniseringspuls genereres fordi BS3 = O i det øyeblikk en styringspuls CROl for styring av telleren genereres. Når den nærmest etter-følgende tidsstyringspuls CROl (ikke vist) for telleren genereres, vil BS3 = 1 slik at en første og andre synkroniseringspuls påny vil bli generert. From the above it follows that at the end of the 1000th time pulse, i.e. after the expiration of 5 ms, the synchronization device SDl is in the same state as at the end of the preparation pulse, except for the fact that the bistable device BSD3 is now in its 1 state in which BS3 = 1. For the following 1000 time pulses indicated by 1', 2', ... etc., the operation of the synchronizing device SD1 is as described above, but now neither a first nor a second synchronizing pulse will be generated because BS3 = 0 at that instant a control pulse CRO1 for controlling the counter is generated. When the immediately following timing pulse CRO1 (not shown) for the counter is generated, BS3 = 1 so that a first and second synchronization pulse will be generated again.

Med andre ord vil de første og andre synkroniseringspulser i synkroniseringsanordningen SDl genereres hvert 10. ms. In other words, the first and second synchronization pulses in the synchronization device SD1 will be generated every 10 ms.

Det skal bemerkes at den andre synkroniseringsanordningen SD2 It should be noted that the second synchronizing device SD2

er identisk med synkroniseringsanordningen SDl bortsett fra det forhold at utgangen BS3 og ikke BS3 fra den bistabile anordning BSD3 is identical to the synchronizing device SDl except for the fact that the output BS3 and not BS3 from the bistable device BSD3

er koblet til B-inngangen til den monostabile anordning MSD2. På grunn av dette blir i synkroniseringsanordningen SDl hver av de andre synkroniseringspulser SYNC'2 generert omkring 5 ms etter at den første synkroniseringspuls SYNC'1 blir generert i denne. Dersom de første synkroniseringspulser til synkroniseringsanordningene SDl og SD2 er fullstendig synkronisert, dvs. dersom deres første synkroniseringspulser SYNCl og SYNCl er samtidige, som vist i fig. 5, følger det fra det ovenstående at de andre synkroniseringspulser SYNC2 og SYNC2 til disse synkroniseringsanordninger SDl og SD2 er forskjøvet med 5 ms. Følgelig blir de samme programmer startet i databehandlingsmaskinene COl og C02 med en tidsforskyvning på 5 ms, for å forhindre at det skal oppstå konfliktsituasjoner mellom de to databehandlingsmaskiner. is connected to the B input of the monostable device MSD2. Because of this, in the synchronizing device SDl, each of the other synchronizing pulses SYNC'2 is generated about 5 ms after the first synchronizing pulse SYNC'1 is generated therein. If the first synchronization pulses of the synchronization devices SD1 and SD2 are completely synchronized, i.e. if their first synchronization pulses SYNCl and SYNCl are simultaneous, as shown in fig. 5, it follows from the above that the second synchronization pulses SYNC2 and SYNC2 of these synchronization devices SD1 and SD2 are shifted by 5 ms. Accordingly, the same programs are started in the data processing machines CO1 and CO2 with a time shift of 5 ms, to prevent conflict situations between the two data processing machines.

Under henvisning til figurene 6 og 5 skal det antas at det i løpet av den ovennevnte tidsperiode Tl på 110 ms, vist i fig. 3, mottas en første synkronisseringspuls SYNCl på inngangsklemmen SYNCl til synkroniseringsanordningen SDl fra synkroniseringsanordningen SD2. I dette øyeblikk er S12 = S6 = S23 = SYNCl = O, With reference to figures 6 and 5, it shall be assumed that during the above-mentioned time period Tl of 110 ms, shown in fig. 3, a first synchronization pulse SYNCl is received on the input terminal SYNCl of the synchronization device SD1 from the synchronization device SD2. At this moment S12 = S6 = S23 = SYNCl = O,

mens S45cr = S236cr = S161 = 1 og S4 = SYNCl på grunn av at BS6 = 1. while S45cr = S236cr = S161 = 1 and S4 = SYNCl due to BS6 = 1.

Fordi S4 = SYNC'1 vil denne første synkroniseringspuls SYNC'1 fremkomme ved styringsutgangen S4 til den logiske krets LC2 i SDl og føres til tidspulsinngangen Cl til den bistabile anordning BSD4, mens ingen tidspulser fremkommer ved styringsutgangen S236cr til LC2 fordi pulsen med det samme navn, altså S236cr = 1. Because S4 = SYNC'1, this first synchronization pulse SYNC'1 will appear at the control output S4 of the logic circuit LC2 in SDl and is fed to the time pulse input Cl of the bistable device BSD4, while no time pulses appear at the control output S236cr of LC2 because the pulse of the same name , i.e. S236cr = 1.

Ved avslutningen av den første synkroniseringspuls SYNC'1, At the end of the first synchronization pulse SYNC'1,

blir den bistabile anordning BSD4 trigget til sin 1-tilstand hvori BS4 = 1 slik at S12 = 1, noe som fører til at innstillingen av de bistabile anordninger BSDl og BSD2 forberedes. Innstillingen av BSD3 hindres fordi S23 = 0, men ved starten av den første tidspuls MC (eller ved slutten av den første tidspuls MC) som tilføres tidspulsinngangen Cl til den bistabile anordning BSDl, etter at S12 er blitt lik 1, trigges denne bistabile anordning BSDl til sin innstilte tilstand hvori BSl = 1. Fordi BSl = 1 så vil også S23 = 1 slik at S236cr = MC og som en konsekvens av dette fremkommer tidspulser ved styringsutgangen S236cr til LC2 og føres til de bistabile anordninger BSD2, BSD3, BSD6 og til telleren CR. Så snart som S23 = 1 blir den bistabile anordning BSD2 trigget til sin 1-tilstand. the bistable device BSD4 is triggered to its 1 state in which BS4 = 1 so that S12 = 1, which causes the setting of the bistable devices BSD1 and BSD2 to be prepared. The setting of BSD3 is prevented because S23 = 0, but at the start of the first time pulse MC (or at the end of the first time pulse MC) which is supplied to the time pulse input Cl of the bistable device BSDl, after S12 has become equal to 1, this bistable device BSDl is triggered to its set state in which BSl = 1. Because BSl = 1 then S23 = 1 so that S236cr = MC and as a consequence of this time pulses appear at the control output S236cr to LC2 and are fed to the bistable devices BSD2, BSD3, BSD6 and to the counter CR. As soon as S23 = 1, the bistable device BSD2 is triggered to its 1 state.

Ved slutten av den første tidspuls 1', som tilføres til telleren CR etter at den er blitt tilbakestilt, blir den bistabile anordning BSD6 trigget til sin 1-tilstand i hvilken BS6 = 1 og BS<*>6 = 0 på grunn av at S6 = 1 og S6 = 0. Som en følge av dette vil S4 = 0. At the end of the first timing pulse 1', which is applied to the counter CR after it has been reset, the bistable device BSD6 is triggered to its 1 state in which BS6 = 1 and BS<*>6 = 0 due to the fact that S6 = 1 and S6 = 0. As a result, S4 = 0.

Ved starten av den andre tidspuls 2' som tilføres etter at S12 = 1, S45cr = 0 og på grunn av dette vil den bistabile anordning BSD4 såvel som telleren CR, bli tilbakestilt til sine respektive 0-tilstander. Følgelig blir BS4 = 0 og derfor også S12 = 0. Ved slutten av denne tidspuls 2' blir den bistabile anordningen BSD2 trigget tilbake til sin nullstilte tilstand hvori BS2 = 0, mens tilstanden til den bistabile anordning BSD3 blir reversert til dens innstilte tilstand hvori BS3 = 1 og BS3 = 0. Følgelig blir den monostabile anordning MSD2 trigget til sin ustabile tilstand hvori en andre synkroniseringspuls SYNC2 genereres ved utgangen SYNC2 til LCl. At the start of the second time pulse 2' which is supplied after S12 = 1, S45cr = 0 and because of this the bistable device BSD4 as well as the counter CR will be reset to their respective 0 states. Consequently, BS4 = 0 and therefore also S12 = 0. At the end of this time pulse 2', the bistable device BSD2 is triggered back to its reset state in which BS2 = 0, while the state of the bistable device BSD3 is reversed to its set state in which BS3 = 1 and BS3 = 0. Consequently, the monostable device MSD2 is triggered to its unstable state in which a second synchronization pulse SYNC2 is generated at the output SYNC2 of LCl.

Telleren CR blir i sin første posisjon energisert av den ledende flanke til den etterfølgende tidspuls som derfor er indikert med 1. De følgende pulser er indikert med 2, 3 osv. In its first position, the counter CR is energized by the leading edge of the subsequent timing pulse, which is therefore indicated by 1. The following pulses are indicated by 2, 3, etc.

Som allerede beskrevet ovenfor blir ved starten av tidspuls As already described above, at the start of the time pulse

991 som tilføres telleren CR etter at denne er blitt tilbakestilt, tellerutgangen CR02 aktivert, og på grunn av dette vil CR02 = 1. 991 which is supplied to the counter CR after it has been reset, the counter output CR02 activated, and because of this CR02 = 1.

Dette har ingen innvirkning på tilstanden til den bistabile anordning BSD6 idet S6 forblir null på grunn av at BS3 = 0. På den måten som er beskrevet ovenfor blir tellerens utgang CROl aktivert mellom den 998. og den 999. tidspuls slik at CROl = 1. Men SYNCl = o fordi BS3 = 0 slik at ingen første synkroniseringspuls fremkommer ved utgangsklemmen SYNCl. Virkningen av den 999. og 1000. tidspuls er som beskrevet ovenfor i forbindelse med figurene 3 og 4. This has no effect on the state of the bistable device BSD6 as S6 remains zero due to BS3 = 0. In the manner described above, the counter output CRO1 is activated between the 998th and the 999th time pulse so that CRO1 = 1. But SYNCl = o because BS3 = 0 so that no first synchronization pulse appears at the output terminal SYNCl. The effect of the 999th and 1000th time pulse is as described above in connection with Figures 3 and 4.

Nær slutten av den følgende serie av 1000 tidspulser(ikke vist) blir en første og en andre synkroniseringspuls derfor generert. Near the end of the following series of 1000 time pulses (not shown), a first and a second synchronization pulse are therefore generated.

Fra det ovenstående følger at når en første synkroniseringspuls SYNC'1 mottas fra synkroniseringsanordning SD2 i løpet av tidsperioden på 110 ms etter avslutningen av en klargjøringspuls CLR, From the above it follows that when a first synchronization pulse SYNC'1 is received from synchronization device SD2 during the time period of 110 ms after the end of a preparation pulse CLR,

så opptrer denne første synkroniseringspuls som en lokal generert tidsstyringspuls CROl og fører til at telleren CR startes og at en andre synkroniseringspuls SYNC2 genereres i den siste anordning. Imidlertid blir ingen første synkroniseringspuls CROl generert deri, fordi når telleren CR startes, så skjer dette omkring 10 ms senere ved tilsynekomsten av en tidspuls CROl idet BS3~ = 1 i det øyeblikket. then this first synchronization pulse acts as a locally generated timing pulse CRO1 and causes the counter CR to be started and a second synchronization pulse SYNC2 to be generated in the last device. However, no first synchronizing pulse CRO1 is generated therein, because when the counter CR is started, this happens about 10 ms later at the appearance of a timing pulse CRO1 as BS3~ = 1 at that moment.

Det samme inntreffer dersom en SYNCl puls mottas i synkroniseringsanordningen SD2, men en andre synkroniseringspuls SYNC' 2 genereres bare deri omkring 5 ms etter mottakelsen av en SYNCl puls fra SDl fordi BS3 = 1 bare i disse tilfeller. The same occurs if a SYNCl pulse is received in the synchronization device SD2, but a second synchronization pulse SYNC' 2 is only generated there about 5 ms after the reception of a SYNCl pulse from SD1 because BS3 = 1 only in these cases.

Under henvisning til fig. 7 antas nå at det i løpet av det tidsintervall på 40 ^us hvori BS6 = 1, vist i fig. 3, mottas en første synkroniseringspuls SYNCl ved inngangsklemmen SYNC'1 til synkroniseringsanordningen SDl fra synkroniseringsanordning SD2. Det antas videre at starten av denne SYNC'1 puls inntreffer i løpet av tidspuls 993. I det øyeblikk er S12 = S6 = SYNCl = O, mens S45cr = S161 = S23 = 1, S236cr = MC og S4 = SYNC'1. With reference to fig. 7 it is now assumed that during the time interval of 40 µs in which BS6 = 1, shown in fig. 3, a first synchronization pulse SYNCl is received at the input terminal SYNC'1 of the synchronization device SD1 from the synchronization device SD2. It is further assumed that the start of this SYNC'1 pulse occurs during time pulse 993. At that moment S12 = S6 = SYNCl = O, while S45cr = S161 = S23 = 1, S236cr = MC and S4 = SYNC'1.

Da S236cr = MC blir telleren CR ført i trinn fremover. Since S236cr = MC, the counter CR is advanced in steps.

Da S4 = SYNC'1 vil denne første synkroniseringspuls SYNCl fremkomme ved styringsutgangen S4 til den logiske krets LC2 til SDl og føres til tidspulsinngang Cl til den bistabile anordning BSD4. Since S4 = SYNC'1, this first synchronization pulse SYNCl will appear at the control output S4 of the logic circuit LC2 to SD1 and is fed to the time pulse input Cl of the bistable device BSD4.

Ved slutten av den første synkroniseringspuls SYNC'1 blir At the end of the first synchronization pulse SYNC'1 becomes

den bistabile anordning BSD4 trigget til sin 1-tilstand, hvori BS4 = 1 slik at S12 = 1 og på grunn av dette blir innstillingen the bistable device BSD4 triggered to its 1 state, where BS4 = 1 so that S12 = 1 and because of this the setting becomes

av de bistabile kretser BSDl og BSD2 forberedt. Ved avslutningen av den 994. tidspuls som tilføres tidspulsinngangen Cl til den bistabile anordning BSD2, trigges denne bistabile anordning til sin innstilte tilstand hvori BS2 = 1 og på grunn av dette blir S45cr = MC. of the bistable circuits BSDl and BSD2 prepared. At the end of the 994th time pulse which is supplied to the time pulse input Cl of the bistable device BSD2, this bistable device is triggered to its set state in which BS2 = 1 and because of this S45cr = MC.

Ved starten av den 995. tidspuls, er S45cr = 0 og på grunn At the start of the 995th time pulse, S45cr = 0 and due

av dette blir såvel den bistabile anordning BSD4 som telleren CR tilbakestilt til sine respektive O-tilstander. Følgelig blir CR02 = BS4 = S12 = S6 = 0. of this, both the bistable device BSD4 and the counter CR are reset to their respective O states. Consequently, CR02 = BS4 = S12 = S6 = 0.

Ved slutten av denne 995. tidspuls trigges den bistabile anordning BSD2 tilbake til sin innstilte tilstand hvori BS2 = 0 At the end of this 995th time pulse, the bistable device BSD2 is triggered back to its set state in which BS2 = 0

slik at tilstanden til den bistabile anordning BSD3 revereres til innstilt tilstand hvori BSD3 = 1 og BS'3 = 0. Følgelig blir den monostabile anordning MSD2 trigget til sin ustabile tilstand hvori en andre synkroniseringspuls SYNC2 genereres ved utgangsklemmen SYNC2 til LCl. Den bistabile anordning BSD6 trigges til sin 0-tilstand hvori BS6 = 1 og BS6 = 0 på grunn av at S6 = 1 og S6 = 0. Som en følge av dette blir S4 = 0. so that the state of the bistable device BSD3 is reversed to the set state in which BSD3 = 1 and BS'3 = 0. Accordingly, the monostable device MSD2 is triggered to its unstable state in which a second synchronization pulse SYNC2 is generated at the output terminal SYNC2 of LCl. The bistable device BSD6 is triggered to its 0 state in which BS6 = 1 and BS6 = 0 due to S6 = 1 and S6 = 0. As a result, S4 = 0.

Telleren CR påvirkes i sin første posisjon av ledeflanken til den 99 9. tidspuls som derfor også er indikert med 1'. De følgende pulser er indikert med 2', 3', ... osv. The counter CR is affected in its first position by the leading edge of the 99 9th time pulse which is therefore also indicated by 1'. The following pulses are indicated by 2', 3', ... etc.

Virkemåten av de øvrige pulser er som beskrevet ovenfor i sam-band med fig. 6. The way the other pulses work is as described above in connection with fig. 6.

Fra det ovennevnte følger at når en første synkroniseringspuls SYNC'1 mottas fra synkroniseringsanordning SD2 i løpet av en tidsperiode på 40 ^us i hvilken BS6 = 1 i synkroniseringsanordningen SDl, så virker denne første synkroniseringspuls som en lokal generert tidsstyringspuls CROl på grunn av hvilken den andre synkroniseringspuls SYNC2 genereres i den sistnevnte anordning. Telleren CR tilbakestilles også slik at det ikke genereres noen første synkroniseringspuls og startes deretter påny, og på grunn av dette genereres en slik puls 10 ms senere ved fremkomsten av en tidsstyringspuls CROl idet BS3" = 1 i dette øyeblikk. From the above it follows that when a first synchronizing pulse SYNC'1 is received from synchronizing device SD2 during a time period of 40 µs in which BS6 = 1 in synchronizing device SD1, then this first synchronizing pulse acts as a locally generated timing pulse CRO1 due to which it second synchronization pulse SYNC2 is generated in the latter device. The counter CR is also reset so that no first synchronizing pulse is generated and then restarted, and because of this such a pulse is generated 10 ms later at the occurrence of a timing pulse CRO1 as BS3" = 1 at this instant.

Det samme skjer dersom en SYNCl puls mottas i synkroniseringsanordning SD2, men i denne genereres bare en andre synkroniseringspuls SYNC'2 omkring 5 ms etter mottakelsen av SYNCl pulsen fordi BS3 = 1 bare i dette tilfelle. The same happens if a SYNCl pulse is received in synchronization device SD2, but in this only a second synchronization pulse SYNC'2 is generated about 5 ms after the reception of the SYNCl pulse because BS3 = 1 only in this case.

Det skal bemerkes at det i de nedenstående patentkrav er benyttet generelle uttrykksformer som under henvisning til foregående utførelseseksempel vil dekke de ovenfor angitte enheter på følgende måte: - Den første logiske anordning utgjøres av den bistabile anordning BSD6 og det tilforordnede nettverk, It should be noted that in the patent claims below, general forms of expression have been used which, with reference to the preceding embodiment, will cover the above-mentioned units in the following way: - The first logical device consists of the bistable device BSD6 and the assigned network,

- den andre logiske krets omfattes av de andre bistabile - the second logic circuit is comprised of the other bistables

og monostabile anordninger og det tilforordnede nettverk, - den lokale generator omfatter CL og CR og den andre logiske anordning, - de første, andre, tredje og fjerde signaler representeres henholdsvis av CROl, SYNCl, SYNC2 og CR02. and monostable devices and the associated network, - the local generator comprises CL and CR and the second logic device, - the first, second, third and fourth signals are respectively represented by CRO1, SYNCl, SYNC2 and CR02.

Claims

1. Synchronization arrangement for at least two information or communication facilities comprising at least two synchronization circuits each assigned to a specific one of the facilities and each comprising a local signal generator capable of generating both synchronization signals to synchronize the assigned facility and transmission signals which is transmitted to the other synchronizing circuit(s), and where each synchronizing circuit comprises logic circuits by means of which a received transmission signal is able to intervene in the synchronization of the assigned facility, characterized in that the logic circuits in each synchronization circuit (SDl, SD2) is arranged in such a way that a received transmission signal (SYNC<1>1 respectively SYNC 1) will intervene in the synchronization of the facility (COl respectively C02) assigned to the relevant synchronization circuit (SDl, SD2) instead of the locally generated synchronization signal (CROl), if the transmission signal (SYNC'1 acc formerly SYNC 1) is received within a predetermined time interval before the locally generated synchronization signal (CROl) is formed.

2. Synchronization arrangement according to claim 1, characterized in that when an incoming transmission signal is received within the predetermined time interval in a synchronization circuit, a blocking circuit ensures to prevent the generation and transmission of an outgoing transmission signal in the direction of the other facilities.

3. Synchronization arrangement according to claim 1, characterized in that the local generator for each of the synchronization circuits comprises a signal source (CL, CR) which generates the local synchronization signals (CRO1) and other logic circuits (BSD1-BSD5, MSD1-MSD5) which , either after the local synchronization signal (CROl) has been applied to them or after a transfer signal (SYNC'1) has been applied to them within the appropriate time interval, are capable of first resetting and then starting the signal generator (CL, CR) , which then re-generates the local synchronization signals (CROl).

4. Synchronization arrangement according to claim 2 or 3, characterized in that the second logic circuits are controlled by the signal generator (CL, CR) and by the first logic circuit (BSD6) and are capable of generating the transmission signals (SYNC 1) in response to the local synchronizing signals (CROl) applied to them as well as generating third signals (SYNC 2) in response to the first (CROl) or second (SYNC'1) signals applied to them, the third signals being used as synchronizing signals for the plant.

5. Synchronization arrangement according to claim 4, characterized in that the third signals in the second logic circuit of the synchronization circuits (SD1, SD2) to the first (CO1) and the second (C02) respectively of the two systems are shifted by half a period in relation to each other.

6. Synchronization arrangement according to claim 4, characterized in that the second logic circuit is capable of generating a second signal (SYNCl) for each pair of first signals (CROl) which are fed to it.

7. Synchronization arrangement according to claim 4, characterized in that the second logic circuit is able to generate a third signal (SYNC2) for each pair of the first and/or second (SYNC'1) signals supplied to it.

8. Synchronization arrangement according to claim 4, characterized in that the second logic circuit provides a first synchronizing signal (BS3) whose polarity is reversed after a first (CROl) or a second received signal (SYNC'1) has been applied to the second logic circuit, while the first synchronizing signal (BS3) controls the generation of the second (SYNCl) and the third signal (SYNC2).

9. Synchronization arrangement according to claim 8, characterized in that the second logic circuit also provides a second synchronization signal (S12) after a first signal (CROl) or after a received second signal (SYNC'1) is supplied to the second logic circuit, the second synchronization signal also controls the generation of the second signal (SYNCl).

10. Synchronization arrangement according to claim 8, characterized in that the generation of the other signals (SYNCl) in the other logic circuits in the two systems is controlled by first synchronization signals (BS3) with the same polarity.

11. Synchronization arrangement according to claim 5 or 8, characterized in that the generation of the third signals (SYNC2) in the second logic circuit of one or the other of the two systems is controlled by first synchronization signals (BS3, BS3) with opposite polarity.

12. Synchronization arrangement according to claim 8, characterized in that the second logic circuit comprises a first bistable circuit (BSD3) and equipment capable of reversing the state of the first bistable circuit (BSD3) after a first signal (CROl) or a received second signal (SYNC'1) is supplied to the second logic circuit, and that the first bistable circuit (BSD3) provides the first synchronization signal (BS3) at one of its outputs.

13. Synchronization arrangement according to claim 9, characterized in that the logic circuit also comprises a second (BSD5) and a third (BSD4) bistable circuit, switching equipment (BSD5) for setting the second or the third (BSD4) bistable circuit after a first signal (CRO1) or, respectively, a received second signal (SYNC'1) has been applied to the second logic circuit, reset device (S45cr) to reset the second or the third bistable circuit at a predetermined time after it has been set, and a signal source providing the second synchronizing signal (S12) which prevents a second signal (SYNCl) from being generated as long as at least one of the second (BSD5) and third (BSD4) bistable circuits is in its set state.

14. Synchronization arrangement according to claim 11 or 13, characterized in that the second logic circuit comprises a fourth bistable circuit (BSD2) and switching equipment controlled by the second synchronization signal (S12) to set the fourth bistable circuit (BSD2) after at least one of the second (BSD5) and third (BSD4) bistable circuits have been set and to reset the fourth bistable circuit (BSD2) some time later, the setting of the fourth bistable circuit (NSD2) forming part of the reset equipment gives the impulse to generate of a third synchronization signal (S45cr) to reset the second (BSD5) and the third (BSD4) bistable circuit as well as the signal source (CL, CR) and to switch the state of the first bistable circuit (BSD3).

15. Synchronization arrangement according to claim 8, characterized in that the signal source (CL, CR) also regularly generates fourth signals (CR02) each of which has a duration equal to a predetermined time period, and that the first logic circuit is able to register coincidence between the fourth signal (CR02) and the first synchronization signal (BS3) in a fifth bistable circuit (BSD6) which thereby providing a fourth synchronization signal (BS6) at one of its outputs, the fourth synchronization signal (BS6) having a duration equal to the predetermined time interval and controls the supply of the received second signal (SYNC<1>1) to the second logic circuit.

16. Synchronization arrangement according to claim 13, characterized in that the second logic circuit also comprises a sixth bistable circuit (BSDl), setting equipment which under control of the second synchronization signal (S12) sets the sixth bistable circuit (BSDl) after at least one of the other (BSD5) and third (BSD4) bistable circuits have been set and are controlled by a enable signal (CLR) to reset the sixth bistable circuit (BSD1), this sixth bistable circuit (BSD1) in its set state causing the operation of the signal source (CL, CR).

17. Synchronization arrangement according to claim 16, characterized in that the second logic device also comprises a monostable device (MSDl), triggering equipment controlled by a clear signal (CLR) to trigger the monostable device (MSDl) to its unstable state in which it prevents the operation of the signal source as long as the sixth bistable circuit (BSD1) is in its set state.

18. Synchronization arrangement according to claim 15, characterized in that the fifth bistable circuit (BSD6) also provides the fourth synchronization signal (BS6) when it is supplied with a preparation signal.