NL9101772A

NL9101772A - SEMI-CONDUCTIVE MEMORY DEVICE.

Info

Publication number: NL9101772A
Application number: NL9101772A
Authority: NL
Original assignee: Samsung Electronics Co Ltd
Priority date: 1991-05-28
Filing date: 1991-10-23
Publication date: 1992-12-16
Also published as: IT1251623B; DE4135686A1; ITMI912808A1; FR2677162A1; ITMI912808A0; KR920022301A; GB2256297A; GB9121767D0; CN1067325A

Description

Titel: Halfgeleidende geheugeninrichting.Title: Semiconductor memory device.

De uitvinding heeft betrekking op een halfgeleidende geheugeninrichting en meer in het bijzonder op een statische vrij toegankelijke geheugeninrichting met grote dichtheid, welke is voorzien van een lekstroomcompensatieketen, die via bitlijnen met geheugencellen is gekoppeld teneinde een foutieve uitlees- of registratiehandeling te beletten.The invention relates to a semiconductor memory device and more particularly to a static high-density, freely accessible memory device comprising a leakage current compensation circuit coupled via bit lines to memory cells to prevent erroneous read or record operation.

"SRAM" is een acronym voor een statische vrij toegankelijke geheugeninrichting met een elektrische keten, welke meer in het bijzonder is weergegeven in de figuren 3 of 4 van de tekening. Verwijzingen naar fig. 3 blijkt hieruit, dat de SRAM in het algemeen is aangegeven met de verwijzing 1 en, zoals op zichzelf bekend is, voorzien is van een stelsel van geheugencellen 311, 312...; 321...322 om op een elektrische wijze data in een binair getallenstelsel onder gebruik van een code van getallen "0" en "1" vast te houden. Een woordlijn WL1 is met de poorten van metaal-oxide-halfgeleider-(MOS)-transistoren 2 en 3 verbonden. De transistoren 2 en 3 zijn meer in het bijzonder voor de geheugencel 311 aangegeven en soortgelijke opstellingen van MOS-transistoren worden gebruikt om alle geheugencellen met woordlijnen te verbinden."SRAM" is an acronym for a static electrical access memory device having an electrical circuit, more particularly shown in Figures 3 or 4 of the drawing. Referring to FIG. 3, it appears that the SRAM is generally denoted by reference 1 and, as is known per se, includes a system of memory cells 311, 312 ...; 321 ... 322 to electrically retain data in a binary number system using a code of numbers "0" and "1". A word line WL1 is connected to the gates of metal oxide semiconductor (MOS) transistors 2 and 3. More specifically, transistors 2 and 3 are designated for memory cell 311, and similar arrangements of MOS transistors are used to connect all memory cells with word lines.

Met de signaallijnen van de respectieve transistors 2 en 3 zijn complementaire bitlijnen BLi en BLi verbonden. Voorbelastingstransistoren T31 en T32 worden gelijktijdig bestuurd door een pulssignaal 0BL1 om de bitlijnen met een voedingsbron te koppelen teneinde de complementaire zijden van de geheugencel 311 gelijkelijk op een voorafbepaalde potentiaal voor een uitlees- of registratiehandeling te brengen. Een MOS transistor T35 is tussen de bitlijnen verbonden voor het opnemen van een voorafbepaald pulssignaal 0EQi uit een egalisatieketen, en in fig. 3 geïdentificeerd als OEQ om de door de bitlijnen gevoerde data te egaliseren.Complementary bit lines BLi and BLi are connected to the signal lines of the respective transistors 2 and 3. Preload transistors T31 and T32 are simultaneously controlled by a pulse signal 0BL1 to couple the bit lines to a power source to equalize the complementary sides of the memory cell 311 to a predetermined potential for a read or record operation. A MOS transistor T35 is connected between the bit lines for recording a predetermined pulse signal 0EQi from an equalizing circuit, and identified in Figure 3 as OEQ to equalize the data fed through the bit lines.

Aangezien de transistoren T31 en T32 op het pulssignaal 0BLj_ reageren, is de SRAM asynchroon, d.w.z., dat de SRAM geen uitwendige klokpulsen vereist. De asynchrone SRAM is een geheugen met een adresovergangsdetector (ATD) voor het opwekken van klokpulsen in de geheugeninrichting in responsie op gedetecteerde veranderingen van adressignalen voor het uitvoeren van een handeling. Het signaal 0BLj_ wordt geleverd door een ATD-keten.Since the transistors T31 and T32 respond to the pulse signal 0BLj_, the SRAM is asynchronous, i.e., the SRAM does not require external clock pulses. The asynchronous SRAM is a memory with an address transition detector (ATD) for generating clock pulses in the memory device in response to detected changes of address signals for performing an operation. The signal 0BLj_ is supplied by an ATD chain.

Afgezien van randketens, zoals ATD, omvat de algemene SRAM-architectuur lekstroomcompensatieorganen voor de geheu-gencellen, die met bitlijnen in een parallelle relatie met de transistoren T31 en T32 zijn gekoppeld. Bij de in fig. 3 afge-beelde keten wordt gebruik gemaakt van MOS-grendelketens 31,32,33 en 34 van het P-type voor het compenseren van een lekstroom door de geheugencellen, welke met elk van de respectieve bitlijnen zijn gekoppeld. Zoals de vakman duidelijk is, is de schematisch in fig. 3 afgebeelde uitvoeringsvorm van de SRAM in wezen dezelfde als de uitvoeringsvorm volgens fig. 4 behoudens, dat in fig. 4 in de grendelketens 41,42,43 en 44 MOS-transistoren van het n-type aanwezig zijn voor het leveren van een lekstroomcompensatie aan de bitlijnen. De noodzaak tot het gebruik van de bovengenoemde lekstroomcompensatieorganen is aanwezig omdat een groot aantal elementen in een beperkte ruimte van een enkele chip moet worden verpakt om de dichtheid van het geheugen van de half-geleiderinrichting te vergroten. Er is een fijn vervaardi-gingsproces nodig, doch dit leidt tot ongewenste kortsluitingen tussen elk van de lagen, welke zijn voorzien van elementen met elektrische karakteristieken, die ongewijzigd dienen te blijven. Een voorbeeld van ongewenste elektrische kortsluitingen, veroorzaakt door een fijn vervaardigingsproces, treedt op wanneer juncties en polykristallijne siliciumlagen, welke poorten omvatten (hierna betiteld als "poly") dicht bij elkaar zijn gelegen en daartussen een microscopisch gebied aanwezig is. Derhalve wordt een stroomlekbaan tussen een toevoergebied en een poly of tussen een afvoergebied en een poly gevormd. De lekstroom veroorzaakt, dat het signaalniveau in een zodanige mate wordt verslechterd, dat een foutieve werking optreedt. Gezien het bovenstaande is het bij de vervaardiging van een geheugeninrichting met grote dichtheid en IM-bit essentieel in de inrichting lekstroomcompensatieorganen op te nemen.Apart from edge circuits, such as ATD, the general SRAM architecture includes memory cell leakage compensators coupled with bit lines in a parallel relationship to transistors T31 and T32. The circuit shown in FIG. 3 uses P-type MOS latches 31,32,33 and 34 to compensate for a leakage current through the memory cells coupled to each of the respective bit lines. As is apparent to those skilled in the art, the embodiment of the SRAM schematically shown in Figure 3 is essentially the same as the embodiment of Figure 4 except that in Figure 4 the latch circuits 41, 42, 43 and 44 MOS transistors of the n-type are provided for providing a leakage current compensation to the bit lines. The need to use the aforementioned leakage current compensators is present because a large number of elements must be packaged in a limited space of a single chip to increase the density of the semiconductor device memory. A fine manufacturing process is required, but this leads to unwanted short circuits between each of the layers, which are provided with elements with electrical characteristics, which should remain unchanged. An example of unwanted electrical short circuits caused by a fine manufacturing process occurs when junctions and polycrystalline silicon layers, which include ports (hereinafter referred to as "poly"), are close to each other and a microscopic region is present between them. Therefore, a flow leakage path is formed between a supply region and a poly or between a discharge region and a poly. The leakage current causes the signal level to deteriorate to such an extent that an erroneous operation occurs. In view of the above, in the manufacture of a high density memory device and IM bit, it is essential to include leakage current compensators in the device.

Bij de werking van de in fig. 3 afgebeelde keten worden de geheugencellen 311 en 312 gekozen wanneer de woordlijn WLi wordt gekozen. Wanneer een transistor bijvoorbeeld in een geheugencel, welke data met het getal "0", de lektstroom opslaat, wordt de compensatie verschaft door de grendelketens 31-34, die MOS-transistoren van het p-type omvatten, en vindt een compensatie van de lekstroom plaats omdat een zeer kleine gelijkstroombaan wordt gevormd, die op zijn beurt leidt tot een invoer van stroom naar de geheugencel. Bij een fijne geheugeninrichting met een architectuur met grote dichtheid, neemt aangezien het aantal geheugencellen, dat met een woordlijn WLi is verbonden, zeer groot is, de complementaire lange MOS (CMOS)-cyclusstroom, die in de geheugencellen wordt gedis-sipeerd, in evenredigheid met het aantal geheugencellen toe. Hetzelfde bezwaar als boven is besproken doet zich voor bij de in fig. 4 afgebeelde keten, waarbij de transistoren van het n-type zijn voorzien van de lekstroomcompensatieketens T41-T44 evenals de voorbelastingstransistoren t-41 en t-44. De geheugencellen 411 en 412 bestaan uit transistoren van het p-type.In the operation of the circuit shown in FIG. 3, the memory cells 311 and 312 are selected when the word line WLi is selected. For example, when a transistor in a memory cell, which stores data with the number "0", the leakage current, the compensation is provided by the latches 31-34, which include p-type MOS transistors, and the leakage current is compensated for. place because a very small DC path is formed, which in turn leads to an input of current to the memory cell. In a fine memory device with a high density architecture, since the number of memory cells connected to a word line WLi is very large, the complementary long MOS (CMOS) cycle current, which is dispensed into the memory cells, takes proportionally with the number of memory cells. The same drawback as discussed above arises with the circuit shown in Figure 4, wherein the n-type transistors include the leakage current compensation circuits T41-T44 as well as the preload transistors t-41 and t-44. Memory cells 411 and 412 consist of p-type transistors.

De bovenbeschreven bekende technologie, welke is afge-beeld in de fign. 3 en 4, is van bijzonder nut bij een CMOS SRAM met een toegangstijd van 25ns en een capaciteit van 1M bit. Een dergelijke CMOS SRAM is ook beschreven op de pagina's 733-740 van het IEEE Journal of Solid-State Circuit, Vol. SC-22, No. 5, van Masataka Matsui e.a. van oktober 1987.The above-described known technology, which is shown in Figs. 3 and 4, is of particular use with a CMOS SRAM with an access time of 25ns and a capacity of 1M bit. Such a CMOS SRAM is also described on pages 733-740 of the IEEE Journal of Solid-State Circuit, Vol. SC-22, No. 5, from Masataka Matsui et al. From October 1987.

Een belangrijk doel van de uitvinding is het verschaffen van een halfgeleider geheugeninrichting met verbeterde ketens voor een lekstroomcompensatie, welke door bitlijnen wordt toegevoerd aan een snelwerkend en een grote dichtheid bezittend halfgeleidergeheugen.An important object of the invention is to provide a semiconductor memory device with improved circuits for a leakage current compensation, which is applied by bit lines to a fast-acting and high-density semiconductor memory.

Een verder doel van de uitvinding is het verschaffen van een halfgeleidergeheugen, waarin het lange CMOS-cyclusstroom-verbruik wordt gereduceerd en de in beslag genomen ruimten van chips tot een minimum wordt teruggebracht door een aantal geheugencellen met een woordlijn te verbinden en het aantal geheugenblokken te reduceren.A further object of the invention is to provide a semiconductor memory in which the long CMOS cycle current consumption is reduced and the space occupied by chips is minimized by connecting a number of memory cells with a word line and the number of memory blocks. reduce.

Meer in het bijzonder wordt volgens de uitvinding voorzien in organen, welke woordlijnen vormen, organen, welke bit-lijnen vormen, een stelsel van geheugencellen, gevormd door complementaire uitgangen van elke geheugencel, gekoppeld met een woordlijn en complementaire bitlijnen, organen, welke zijn gekoppeld met bitlijnen om de geheugencellen vooraf op een voorafbepaalde potentiaal voor een uitlees- of een registra-tiehandeling te brengen, en een lekstroomcompensatieketen voorzien van complementaire bitlijnen, die via transistoren zijn gekoppeld met een voedingsbron, welke transistoren kruislings gekoppelde poort- en afvoeraansluitingen bezitten teneinde de lekstroom door geheugencellen te compenseren.More specifically, according to the invention, means which form word lines, means which form bit lines, are a system of memory cells formed by complementary outputs of each memory cell coupled with a word line and complementary bit lines, means which are coupled with bit lines for pre-bringing the memory cells to a predetermined potential for a readout or recording operation, and a leakage current compensation circuit comprising complementary bit lines coupled through transistors to a power supply, said transistors having cross-coupled gate and drain terminals to to compensate for leakage current by memory cells.

Volgens de uitvinding kan de halfgeleider geheugen-inrichting verder zijn voorzien van een verdere schakel-transistor, welke tussen aansluitingen van de kruislings gekoppelde transistoren door een gemeenschappelijke lijn is gekoppeld en daardoor vermogen aan de kruislings gekoppelde transistoren toevoert.According to the invention, the semiconductor memory device may further comprise a further switching transistor, which is coupled between terminals of the cross-coupled transistors by a common line and thereby supplies power to the cross-coupled transistors.

De uitvinding zal onderstaand nader worden toegelicht onder verwijzing naar de tekening. Daarbij toont: fig. 1 een schema van een uitvoeringsvorm van een halfgeleider geheugeninrichting volgens de uitvinding; fig. 2 een schema van een tweede uitvoeringsvorm van een geheugeninrichting volgens de uitvinding; en fig. 3 en 4 schema's van conventionele halfgeleider geheugeninrichtingen.The invention will be explained in more detail below with reference to the drawing. In the drawing: Fig. 1 shows a diagram of an embodiment of a semiconductor memory device according to the invention; Fig. 2 shows a diagram of a second embodiment of a memory device according to the invention; and Figures 3 and 4 are diagrams of conventional semiconductor memory devices.

In de fig. 1 en 2 zijn schema's van twee uitvoeringsvormen van halfgeleider geheugeninrichtingen afgebeeld, die elk zijn voorzien van lekstroomcompensatieorganen, die met bitlijnen voor geheugencellen zijn gekoppeld. Waar de archi tectuur van de bekende halfgeleider geheugeninrichtingen, weergegeven in de fign. 3 en 4 en bovenbeschreven, dezelfde is als de architectuur bij de uitvoeringsvormen volgens de fign.Figures 1 and 2 show diagrams of two embodiments of semiconductor memory devices, each of which includes leakage current compensators coupled to bit lines for memory cells. Where the architecture of the known semiconductor memory devices, shown in Figs. 3 and 4 and described above, is the same as the architecture in the embodiments of Figs.

I en 2, zijn voor het aangeven van identieke elementen dezelfde verwijzingen gebruikt.I and 2, the same references are used to indicate identical elements.

In fig. 1 is schematisch een SRAM met grote dichtheid afgebeeld, welke is voorzien van geheugencellen, waarvan er vier zijn aangegeven met de verwijzingen 111, 112, 121 en 122.Fig. 1 schematically depicts a high-density SRAM provided with memory cells, four of which are indicated by references 111, 112, 121, and 122.

De woordlijnen WLi... WLn en de bitlijnen BLi, BLi...BLn, BLn zijn eveneens aangegeven. De transistors 2 en 3 koppelen de woordlijn WLi en de bitlijn BLi en BLi met het halfgeleidergeheugen 111. Op een soortgelijke wijze zijn de woordlijn WL en de bitlijnen BLn en BLn via transistoren 4 en 5 met de geheugencel 112 gekoppeld. De bitlijnen BLi, BLi zijn complementaire bitlijnen, welke geheugencellen bedienen. Voorbelastingstransistoren Tn, T12, T13 en T14 vormen een deel van de voorbelastingsorganen, die met de bitlijnen voor de geheugencellen zijn gekoppeld. De transistors worden bestuurd door een signaal 0BLj_, dat aan de poorten van de transistors wordt toegevoerd voor het leveren van een vermogen Vcc aan de bitlijnen.The word lines WLi ... WLn and the bit lines BLi, BLi ... BLn, BLn are also indicated. Transistors 2 and 3 couple the word line WLi and the bit line BLi and BLi to the semiconductor memory 111. Similarly, the word line WL and the bit lines BLn and BLn are coupled to the memory cell 112 via transistors 4 and 5. The bit lines BLi, BLi are complementary bit lines serving memory cells. Preload transistors Tn, T12, T13 and T14 form part of the preload members coupled to the bit lines for the memory cells. The transistors are controlled by a signal 0BLj_ which is applied to the gates of the transistors to supply a power Vcc to the bit lines.

De lekstroomcompensatieketens 11 en 12 compenseren de lekstroom door de geheugencellen overeenkomstig de uitvinding door erin te voorzien, dat een eerste schakeltransistor Q12 een besturingssignaal ontvangt, dat het uitgangssignaal van een transistor Τη betreffende de eerste bitlijn BLi omvat. Het toevoercontact van de transistor Q12 is verbonden met de voedingsbron Vcc en het afvoercontact van de transistor is verbonden met de bitlijn BLi· In de lekstroomcompensatieketen II is een tweede schakeltransistor Qn aanwezig, waarbij een besturingssignaal, dat een uitgangssignaal van de transistor T12 omvat, toegevoerd aan de bitlijn BLi, wordt ontvangen als een aan de poort van de transistor Qn toegevoerd besturingssignaal. Het toevoercontact van de transistor' Qn is verbonden met de voedingsbron Vcc en het afvoercontact van de transistor Οχι is verbonden met de bitlijn BLx teneinde de lekstroom te compenseren. Derhalve blijkt, dat de transistoren Qn en Qi2 in de lekstroomcompensatieketen 11 kruislings zijn gekoppeld. Het type transistors, dat in de lekstroomcompen-satieketens 11 en 12 wordt toegepast, is hetzelfde als het type transistors, dat gebruikt wordt als de voorbelastings-organen en is tegengesteld aan het type transistors, waaruit de transistors 2 en 3 bestaan. Bij de uitvoeringsvorm volgens fig. 1 zijn de transistors, welke de lekstroomcompensatie-ketens omvatten NMOS-transistors en zijn de transistors 2 en 3 PMOS-transistors.The leakage current compensation circuits 11 and 12 compensate for the leakage current through the memory cells according to the invention by providing that a first switching transistor Q12 receives a control signal comprising the output signal of a transistor betreffendeη concerning the first bit line BLi. The supply contact of the transistor Q12 is connected to the power source Vcc and the drain contact of the transistor is connected to the bit line BLi · In the leakage current compensation circuit II, a second switching transistor Qn is provided, a control signal comprising an output signal of the transistor T12 being applied to the bit line BL1 is received as a control signal applied to the gate of transistor Qn. The supply contact of the transistor Qn is connected to the power source Vcc and the drain contact of the transistor nι is connected to the bit line BLx to compensate for the leakage current. Therefore, it appears that transistors Qn and Qi2 in the leakage current compensation circuit 11 are cross-coupled. The type of transistors used in the leakage current compensation circuits 11 and 12 is the same as the type of transistors used as the preload members and is opposite to the type of transistors that make up transistors 2 and 3. In the embodiment of Fig. 1, the transistors comprising the leakage current compensation chains are NMOS transistors and transistors 2 and 3 are PMOS transistors.

Bij de werking van de lekstroomcompensatieketens volgens de uitvinding wordt verondersteld, dat de eerste bitlijn BLx en de tweede bitlijn BLx respectievelijk data met een hoog niveau en data met een laag niveau bezitten. Een ingangssignaal voor de geheugeninrichting wordt op een selectieve wijze toegevoerd aan de woordlijn WLx. Wanneer de woordlijn WLx wordt gekozen, worden de schakeltransistors 2, 3, 4, 5 ... ingeschakeld om de woordlijn met de geheugencellen te verbinden. De geheugencellen reageren op deze wijze op het signaal op de bitlijnen. De aan de PMOS-transistors <2χχ en Qx2 van de lekstroomcompensatieketen 11 aangelegde spanningsniveaus zijn zodanig, dat de transistor Qn wordt ingeschakeld en de transistor Qx2 wordt uitgeschakeld. De transistor Qxx, welke is ingeschakeld, compenseert de lekstroom. De transistor Qx2, welke is uitgeschakeld, levert geen signaal aan de geheugen-cel. Op deze wijze wordt de bij de lange CMOS-cyclusstroom behorende stroombaan niet gevormd, hetgeen de keten volgens de uitvinding onderscheidt van de stand der techniek.In the operation of the leakage current compensation circuits of the present invention, it is assumed that the first bit line BLx and the second bit line BLx have high level data and low level data, respectively. An input to the memory device is selectively applied to the word line WLx. When the word line WLx is selected, the switching transistors 2, 3, 4, 5 ... are turned on to connect the word line to the memory cells. The memory cells respond in this way to the signal on the bit lines. The voltage levels applied to the PMOS transistors <2χχ and Qx2 of the leakage current compensation circuit 11 are such that the transistor Qn is turned on and the transistor Qx2 is turned off. The transistor Qxx, which is turned on, compensates for the leakage current. The transistor Qx2, which is turned off, does not supply a signal to the memory cell. In this way, the current path associated with the long CMOS cycle current is not formed, which distinguishes the circuit according to the invention from the prior art.

De bovenbeschreven lekcompensatieketen belet een toevoer van een ongewenste gelijkstroom aan de geheugencel wanneer deze de data van de bitlijnen behoudt. Bovendien onderhoudt de compensatie van de lekstroom ten aanzien van de complementaire bitlijnen een stroomtoevoer naar de data met hoog niveau van de eerste bitlijn en onderbreekt de stroomtoevoer naar de data met laag niveau van de tweede bitlijn. Verder blijkt, dat het vooraf vastgelegde spanningsniveau van de bitlijnen hetzelfde is als het spanningsniveau van de voedingsbron Vcc tengevolge van de werking van de PMOS-transistors T11-T14. De voorbelas-tingstransistors reageren op een signaal 0BLj_, dat vanuit een op zichzelf bekende ATD-keten aan de poorten van de verschillende transistors voor de voorbelastingshandeling wordt toegevoerd.The leak compensation circuit described above prevents an unwanted DC supply to the memory cell when it retains the data from the bit lines. In addition, the leakage current compensation with respect to the complementary bit lines maintains a power supply to the high level data of the first bit line and interrupts the power supply to the low level data of the second bit line. Furthermore, it appears that the predetermined voltage level of the bit lines is the same as the voltage level of the power source Vcc due to the operation of the PMOS transistors T11-T14. The preload transistors respond to a signal 0BL1 which is applied from a per se known ATD circuit to the gates of the various transistors for the preload operation.

Zoals uit fig. 1 blijkt, worden de geheugencel 111 en de geheugencel 112 achtereenvolgens ten aanzien van de bitlijnen verbonden. Ten aanzien van de geheugencel 112 is de data van de bitlijn BLn laag wanneer de data van de bitlijn BLn hoog is, waardoor wanneer WLi op de bovenbeschreven wijze wordt gekozen, de transistor Q13 wordt uitgeschakeld en de transistor Q14 wordt ingeschakeld. Onder deze omstandigheden onderhoudt de transistor Q14, welke is ingeschakeld, de data met hoog niveau van de bitlijn BLn en onderbreekt de transistor Q13 de stroomtoevoer naar de data met laag niveau van de bitlijn BLn. Uit de beschrijving van de werking van de geheugencellen 111 en 112 blijkt, dat de lekstroomcompensatieketens over een geheel stelsel van geheugencellen voor een halfgeleiderinrichting werken. Evenals bij de bekende geheugencellen omvat de geheugencel volgens fig. 1 een stelsel van egalisatietransistors T15 en Τχς, die tussen de respectieve bitlijnen BL]_, BLi en BLn, BLn zijn verbonden. De poorten van deze transistors T15 en T16 dienen voor het ontvangen van de signalen 0EQi van de egalisatieketen om de bitlijnen te egaliseren, zoals op zichzelf bekend is. Het is evenwel wanneer gebruik wordt gemaakt van de uitvinding onnodig de data-egalisatieorganen of de adresovergangsdetectieorganen, aangegeven in fig. 1 en bovenbeschreven, op te nemen. Derhalve kan de uitvinding worden toegepast op elk type geheugeninrichting.As can be seen from Figure 1, the memory cell 111 and the memory cell 112 are connected successively to the bit lines. Regarding the memory cell 112, the data of the bit line BLn is low when the data of the bit line BLn is high, so that when WLi is selected as described above, the transistor Q13 is turned off and the transistor Q14 is turned on. Under these conditions, the transistor Q14, which is turned on, maintains the high level data of the bit line BLn, and the transistor Q13 interrupts the power supply to the low level data of the bit line BLn. From the description of the operation of the memory cells 111 and 112, it appears that the leakage current compensation circuits operate across an entire array of memory cells for a semiconductor device. As with the known memory cells, the memory cell of Fig. 1 comprises a system of equalization transistors T15 and Τχς connected between the respective bit lines BL1, BL1 and BLn, BLn. The gates of these transistors T15 and T16 serve to receive the equalizing circuit signals 0EQi to equalize the bit lines, as is known per se. However, when using the invention, it is unnecessary to include the data equalizers or the address transition detecters indicated in FIG. 1 and described above. Therefore, the invention can be applied to any type of memory device.

In fig. 2 is een tweede uitvoeringsvorm volgens de uitvinding afgebeeld, waarin onderdelen welke gelijk zijn aan onderdelen in fig. 1 van dezelfde verwijzingen zijn voorzien.Fig. 2 shows a second embodiment according to the invention, in which parts which are identical to parts in Fig. 1 are provided with the same references.

De lekstroomcompensatie bij de uitvoeringsvorm volgens fig. 2 verschilt van die bij de uitvoeringsvorm volgens fig. 1 doordat de lekstroomcompensatieketens 21 en 22 NMOS-transistors omvatten. Het spanningsniveau van de voorbelastingsorganen, welke de transistors T21, ^22t T23 en T24 omvatten, wordt gegeven door het drempelspanningsniveau VTN inclusief het lichaamseffect tengevolge van de elektrische eigenschappen van het n-type van de MOS-transistor af te trekken van het ver-mogensniveau Vcc als gevolg van de n-type constructie van de MOS-transistors T21-T24. Structureel omvat een MOS-transistor vier aansluitingen, nl. een poortaansluiting, een toevoeraan-sluiting, een afvoeraansluiting en een massa-aansluiting.The leakage current compensation in the embodiment of Fig. 2 differs from that in the embodiment of Fig. 1 in that the leakage current compensation circuits comprise 21 and 22 NMOS transistors. The voltage level of the preload members including the transistors T21, ^ 22t T23 and T24 is given by subtracting the threshold voltage level VTN including the body effect due to the n-type electrical properties of the MOS transistor from the power level Vcc due to the n-type construction of the MOS transistors T21-T24. Structurally, an MOS transistor comprises four terminals, namely a gate terminal, a supply terminal, a drain terminal and a ground terminal.

Opdat de MOS-transistor een ingeschakelde bedrijfstoestand onderhoudt, dient de de aan de poortelektrode aangelegde spanning hoger te zijn dan de aan de toevoerelektrode aangelegde spanning en wel met een voorafbepaalde drempelspanningswaarde Vth· Het niveau van de voorafbepaalde drempelspanningswaarde Vth varieert evenwel overeenkomstig het verschil tussen het spanningsniveau van de massa en het spanningsniveau van de toevoerelektrode. Wanneer het spanningsniveau van de toevoerelektrode hoger is dan het spanningsniveau van de massa, neemt Vth toe. Derhalve blijkt, dat het voorbelastingsspanningsniveau niet het spanningsniveau van Vcc is doch ligt bij een spanningsniveau overeenkomende met de uitdrukking Vcc-Vth· Dit voorbelastingsniveau kan op de werking van de keten overeenkomstig de tweede uitvoeringsvorm worden toegepast en in verband hiermede is de transistor Q25 een NMOS-transistor. De werking van de tweede uitvoeringsvorm van de keten volgens fig. 2 is dezelfde als de werking bij de eerste uitvoeringsvorm volgens fig. 1. De NMOS-transistor Q25 bevindt zich tussen de voedingsbron Vcc en de PMOS-transistors Q21 en Q22 opdat de spanning met hoog niveau, die aan de bitlijn BLi of BLi wordt aangelegd, overeenkomt met de grootheid VC-VTN.In order for the MOS transistor to maintain an operating state, the voltage applied to the gate electrode must be higher than the voltage applied to the supply electrode by a predetermined threshold voltage value Vth · However, the level of the predetermined threshold voltage value Vth varies according to the difference between the voltage level of the mass and the voltage level of the supply electrode. When the voltage level of the supply electrode is higher than the voltage level of the mass, Vth increases. Therefore, it appears that the preload voltage level is not the voltage level of Vcc but is at a voltage level corresponding to the expression Vcc-Vth · This preload level can be applied to the operation of the circuit according to the second embodiment, and in this connection the transistor Q25 is an NMOS -transistor. The operation of the second embodiment of the circuit of Figure 2 is the same as the operation of the first embodiment of Figure 1. The NMOS transistor Q25 is located between the power supply Vcc and the PMOS transistors Q21 and Q22 so that the voltage is high level applied to the bitline BLi or BLi corresponds to the quantity VC-VTN.

Bij de architectuur van de tweede uitvoeringsvorm wordt, wanneer een lekstroom afkomstig is uit de bitlijn BLi of BLi, die met de knooppuntsjuncties van de geheugencellen is verbonden, welke data met hoog niveau opslaan, een foutieve uitleeshandeling en een stroomtoevoer naar de geheugencellen belet door de transistors Q21 en Q22r die respectievelijk worden ingeschakeld en uitgeschakeld, zoals bij de eerste uitvoeringsvorm. Zoals thans duidelijk is, liggen de verschillen, die in wezen tussen de eerste uitvoeringsvorm en de tweede uitvoeringsvorm aanwezig zijn, in het type transistors, welke in de schakeling worden gebruikt. Voorts blijkt, dat de NMOS-transistor Q25 voor het leveren van vermogen aan de lek-stroomcompensatieketen 21 hetzelfde type MOS-transistor is als de NMOS-transistors T21 en T24, die als voorbelastingsorganen worden gebruikt. Bovendien verschilt de transistor Q25, MOS-transistor van het NMOS-type verschilt van de PMOS-tran-sistors, waaruit de MOS-transistors Q21-Q24 in de lekstroom-compensatieketens bestaan.In the architecture of the second embodiment, when a leakage current comes from the bitline BLi or BLi connected to the junction junctions of the memory cells, which store high level data, erroneous readout operation and power supply to the memory cells are prevented transistors Q21 and Q22r that are turned on and off, respectively, as in the first embodiment. As is now clear, the differences, which exist essentially between the first embodiment and the second embodiment, lie in the type of transistors used in the circuit. Furthermore, it appears that the NMOS transistor Q25 for supplying power to the leakage current compensation circuit 21 is the same type of MOS transistor as the NMOS transistors T21 and T24, which are used as biasing devices. In addition, the transistor Q25, MOS transistor of the NMOS type is different from the PMOS transistors, which make up the MOS transistors Q21-Q24 in the leakage current compensation circuits.

Bij zowel de eerste als tweede uitvoeringsvorm volgens de uitvinding is het wenselijk een veldeffecttransistor met geïsoleerde poortelektrode, een IGFET, te kiezen voor het vormen van de halfgeleiderelementen. Een IGFET bezit een isolatielaag tussen een poortelektrode en een elektrode of een halfgeleiderlaag. S13N4 en AI2O3 evenals S1O2 zijn geschikte materialen voor het vormen van de isolatiefilms en zijn bijzonder nuttig voor de geheugenelementen. De ketens volgens de uitvinding kunnen op een gewenste wijze worden toegepast bij een halfgeleidergeheugen met grote dichtheid en grote capaciteit. Gerelateerd aan een dergelijk halfgeleidergeheugen is de mogelijkheid tot het vormen van een architectuur, waarin een aantal geheugencellen is verbonden met woordlijnen, hetgeen op zijn beurt verband houdt met de gehele hoeveelheid stroom, die in de geheugencellen wordt verbruikt. Indien bijvoorbeeld 128 geheugencellen met een woordlijn zijn verbonden, dan wordt de hoeveelheid stroom, welke door de geheugencellen wordt gebruikt, gegeven door het produkt van 128 maal de hoeveelheid stroom, die per geheugencel wordt verbruikt. De hoeveelheid stroom, welke derhalve wordt verbruikt, bepaalt een geheugenblokeenheid, die per één woordlijn is aangesloten.In both the first and second embodiments of the invention, it is desirable to choose an insulated gate field effect transistor, an IGFET, to form the semiconductor elements. An IGFET has an insulating layer between a gate electrode and an electrode or a semiconductor layer. S13N4 and AI2O3 as well as S1O2 are suitable materials for forming the insulating films and are particularly useful for the memory elements. The circuits according to the invention can be used in a desirable manner with a high-density, large-capacity semiconductor memory. Related to such a semiconductor memory is the ability to form an architecture in which a number of memory cells are connected with word lines, which in turn is related to the entire amount of power consumed in the memory cells. For example, if 128 memory cells are connected with a word line, the amount of power used by the memory cells is given by the product of 128 times the amount of power consumed per memory cell. The amount of power thus consumed determines a memory block unit connected per one word line.

Het is evenwel duidelijk, dat de schakeling volgens de uitvinding kan worden toegepast op elk willekeurig type ge-heugeninrichting, waar het nodig is een lekstroom, die aan ge-heugencellen kan worden toegevoerd, te compenseren. De uitvinding is van nut bij geheugencellen, die een grote dichtheid en grote capaciteit hebben. De uitvinding voorziet naast de compensatie van een lekstroom, dat een toevoer van een ongewenste stroom naar de geheugencel kan worden belet, hetgeen gunstig is voor een geheugeninrichting met een groot aantal vrij toegankelijke cellen. De uitvinding biedt ook een groot aantal verschillende voordelen door de uitvoeringsvorm, waarbij rekening wordt gehouden met de eigenschappen van de halfgeleiderelementen .It is clear, however, that the circuit of the present invention can be applied to any type of memory device where it is necessary to compensate for a leakage current that can be supplied to memory cells. The invention is useful in memory cells, which have a high density and large capacity. In addition to compensating for a leakage current, the invention provides that an unwanted current can be prevented from being supplied to the memory cell, which is favorable for a memory device with a large number of freely accessible cells. The invention also offers many different advantages through the embodiment, taking into account the properties of the semiconductor devices.

Claims

A semiconductor device characterized by means which form word lines, means which form bit lines, a system of memory cells formed by complementary outputs of each memory cell coupled with a word line, and complementary bit lines, means coupled with bit lines about the memory cells at a predetermined potential for a read or record operation, and a leakage current compensation circuit comprising the complementary bit lines coupled by transistors with a power source, said transistors having cross coupled gate and drain terminals to compensate for a leakage current through the memory cells.

A semiconductor device according to claim 1, characterized by a transistor which couples a word and bit line to a memory cell and wherein the pre-loading means includes transistors, and wherein said transistors for complementary bit lines and the transistors preload means, are transistors of the same type, and are of a type not the same as the type of transistors that make up the transistors that link word and bit lines to a memory cell.

Semiconductor device according to claim 1, characterized by equalizing members coupled between complementary bit lines.

A semiconductor device according to claim 1, characterized by an address transition detector circuit for supplying a control signal to the preload means, said address transition detector circuit generating a clock signal in response to detected changes of address signals.

Semiconductor device according to claim 1, characterized in that the transistors for the complementary bit lines are field effect transistors with insulated gate electrodes.

Semiconductor device according to claim 1, characterized in that the memory cells comprise a number of memory blocks which are connected with a single word line.

7. Semiconductor device characterized by means which form word lines, means which form bit lines, a system of memory cells formed by complementary outputs of each memory cell coupled to a word line and complementary bit lines, means coupled to the bit lines in order to to provide predetermined potential for a read or record operation, a leakage current compensation circuit comprising the complementary bit lines, coupled transistors with a power source, which transistors have cross coupled gate and drain terminals to compensate for the leakage current through memory cells, and a switching transistor which is connected to the supply terminals of the complementary bit line transistors to supply power thereto.

A semiconductor device according to claim 7, characterized by a transistor which couples a word and bit line to a memory cell and wherein pre-load members are provided with transistors and wherein the transistors for the complementary bit lines and the transistors are preload forms of the same type and of a type opposite to the type of transistors that make up the transistors that couple the words bit lines to a memory cell.

Semiconductor device according to claim 7, characterized by equalizing members coupled between complementary bit lines.

A semiconductor device according to claim 7, characterized by an address transition detector circuit for supplying a control signal to the preload means, said address transition detector circuit generating a clock signal in response to detected changes of address signals.

Semiconductor device according to claim 7, characterized in that the transistors for the complementary bit lines consist of field effect transistors with insulated gate electrodes.

Semiconductor device according to claim 7, characterized in that the preload members provide a voltage level determined by the product of the reduction of the power level of Vcc by the threshold voltage level Vtn ·

Semiconductor device according to claim 7, characterized in that the memory cells comprise a number of memory blocks which are connected with a single word line.