NL9001108A - LOAD RESISTANCE WITH HIGH RESISTANCE VALUE, AND METHOD FOR MANUFACTURING IT. - Google Patents
LOAD RESISTANCE WITH HIGH RESISTANCE VALUE, AND METHOD FOR MANUFACTURING IT. Download PDFInfo
- Publication number
- NL9001108A NL9001108A NL9001108A NL9001108A NL9001108A NL 9001108 A NL9001108 A NL 9001108A NL 9001108 A NL9001108 A NL 9001108A NL 9001108 A NL9001108 A NL 9001108A NL 9001108 A NL9001108 A NL 9001108A
- Authority
- NL
- Netherlands
- Prior art keywords
- polysilicon
- layer
- contact
- contact pad
- oxide
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Description
Belastingsweerstand met hoge weerstandswaarde, alsmede werkwijze voor de vervaardiging ervan.Load resistance with high resistance value, as well as method for its manufacture.
Achtergrond van de uitvindingBackground of the invention
De uitvinding heeft betrekking op een belastingsweerstand met hoge weerstandswaarde in een hoog geïntegreerde halfgeleiderinrichting, en meer in het bijzonder op een belastingsweerstand met hoge weerstandswaarde door gebruik te maken van een polysiliciumafstandsstuk aan de zijwand van de diëlektrische laag, alsmede op een werkwijze voor de vervaardiging van een dergelijke weerstand. De resulterende weerstand kan worden gebruikt in een statische geheugeninrichting.The invention relates to a high resistance value load resistor in a highly integrated semiconductor device, and more particularly to a high resistance value load resistor by using a polysilicon spacer on the sidewall of the dielectric layer, as well as a method of manufacturing such resistance. The resulting resistance can be used in a static memory device.
In het geval van de megabit-capaciteit SRAM, waarin een geheugencel bestaat uit vier transistoren en twee belastingsweerstanden, is een belastingsweerstand met hoge weerstandswaarde nodig, teneinde de beschikbaarheids-stroom te reduceren. In het geval evenwel, waarin een licht-gedoteerd polysilicium gebruikt wordt voor het vormen van een belastingsweerstand met hoge weerstandswaarde, bestaat er een fysische begrenzing aan de lengte van de weerstand, zodat er geen belastingsweerstand met hoge weerstandswaarde kan worden verkregen, aangezien de gegeven celgrootte te gering is in de megabits statische RAM inrichting.In the case of the megabit capacitance SRAM, in which a memory cell consisting of four transistors and two load resistors, a load resistor with a high resistance value is required in order to reduce the availability current. However, in the case where a light-doped polysilicon is used to form a high resistance load resistor, there is a physical limitation on the length of the resistor, so that a high resistance load resistor cannot be obtained since the given cell size is too small in the megabits static RAM device.
In de oudere techniek wordt, naarmate de dichtheid van SRAM wordt verhoogd, de grootte van de chip verminderd. Bijgevolg moet de grootte van de eenheidscel worden verminderd. Aangezien er een dergelijke beperking bestaat tot de grootte van de cel, is een tendens naar een statische geheugencel, welke twee belastingsweerstanden en vier transistoren gebruikt in plaats van zes transistoren voor nog meer hoog-geïntegreerde inrichtingen.In the prior art, as the density of SRAM is increased, the size of the chip is reduced. Consequently, the size of the unit cell must be reduced. Since there is such a limitation to the size of the cell, there is a trend towards a static memory cell, which uses two load resistors and four transistors instead of six transistors for even more highly integrated devices.
Teneinde een lage beschikbaarheidsstroom te verkrijgen is licht-gedoteerde polysilicium met een hoge weerstandswaarde gebruikt als belastingsweerstand. De weerstandswaarde van het licht-gedoteerde polysilicium hangt af van de dikte, de doteringsgraad en de lengte van het polysilicium. Aldus kan bij de methode uit de oudere techniek een weerstand van een paar honderd Giga-ohms worden verkregen door de parameters als boven vermeld te optimaliseren.In order to obtain a low availability current, light-doped polysilicon having a high resistance value has been used as a load resistor. The resistance value of the light-doped polysilicon depends on the thickness, the degree of doping and the length of the polysilicon. Thus, in the prior art method, a resistance of a few hundred Giga-ohms can be obtained by optimizing the parameters as mentioned above.
De lengte evenwel, welke de polysiliciumweerstand kan hebben, is uitzonderlijk beperkt in de bekende techniek als de dichtheid van de inrichtingen wordt verhoogd tot megabits. Wanneer het feit in aanmerking genomen wordt, dat de weerstandswaarde evenredig is aan de lengte van het materiaal, is het daarom zeer moeilijk om de weer-standswaarde te verhogen tot de orde van Tera-ohms. Vanzelfsprekend kan overwogen worden de weerstandswaarde van de polysiliciumweerstand te verhogen door bijvoorbeeld de dikte ervan een paar duizend Angstrom te verhinderen onder gebruikmaking van multilaags polysilicium, maar dit geeft eveneens een aantal problemen in samenhang met een daarop volgende stap bij het vervaardigingsproces.However, the length which the polysilicon resistance can have is exceptionally limited in the prior art when the density of the devices is increased to megabits. Therefore, taking into account the fact that the resistance value is proportional to the length of the material, it is very difficult to increase the resistance value to the order of Tera ohms. Obviously, consideration may be given to increasing the resistance value of the polysilicon resistance by, for example, preventing its thickness a few thousand Angstroms using multi-layer polysilicon, but this also presents a number of problems in connection with a subsequent step in the manufacturing process.
Het is daarom een doel van de onderhavige uitvinding om de nadelen op te lossen van de bovengenoemde geheugen-inrichtingen uit de bekende techniek, en een werkwijze te verschaffen voor de vervaardiging van een belastings-weerstand met hoge weerstandswaarde, welke een zeer hoge weerstandswaarde bezit, waarbij meer dan Tera-ohms kunnen worden bereikt door een zelfrichtend polysilicium-afstandsstuk met behulp van een anisotroop etsproces in een klein gebied van de cel. Volgens een aspect van de uitvinding kan een hoge weerstandswaarde worden verkregen in een beperkte lengte en de problemen, voortkomende uit het vormen van het multilaags polysilicium, kunnen worden vermeden.It is therefore an object of the present invention to overcome the drawbacks of the aforementioned prior art memory devices, and to provide a method of manufacturing a load resistor having a high resistance value, which has a very high resistance value, where more than Tera ohms can be achieved by a self-aligning polysilicon spacer using an anisotropic etching process in a small area of the cell. According to an aspect of the invention, a high resistance value can be obtained in a limited length and the problems arising from the formation of the multilayer polysilicon can be avoided.
Het is een verder doel van de uitvinding om een belastingsweerstand met hoge weerstandswaarde te verschaffen, welke een hoge elektrische weerstand heeft van bijvoorbeeld Tera-ohms, welke de beschikbaarheidsstroom kan verlagen, en om een weerstand te verschaffen, welke een eerste hoog-gedoteerd polysilicium heeft voor geleiding en een tweede licht-gedoteerd polysilicium voor weerstand daarbij, met beide verbonden via ohms contact.It is a further object of the invention to provide a high resistance load resistor which has a high electrical resistance of, for example, Tera ohms, which can decrease the availability current, and to provide a resistor which has a first highly doped polysilicon for conductivity and a second light-doped polysilicon for resistance thereto, both connected via ohmic contact.
Een verder aspect van de uitvinding is het verschaffen van een belastingsweerstand met hoge weerstandswaarde, welke kan worden verkregen zonder beperking in het ontwerp- systeem bij het vervaardigen van de hoog-geintegreerde halfgeleiderinrichting.A further aspect of the invention is to provide a high resistance load resistor which can be obtained without restriction in the design system in manufacturing the highly integrated semiconductor device.
Samenvatting van de uitvindingSummary of the invention
De uitvinding heeft betrekking op een methode voor het vervaardigen van een belastingsweerstand met hoge weerstandswaarde in een halfgeleiderinrichting en op de inrichting, vervaardigd door deze werkwijze. De werkwijze omvat het vormen van een eerste oxydatielaag op een halfgeleider substraat . Een eerste polysiliciumlaag wordt vervolgens afgezet op de eerste isolerende oxydelaag, teneinde contactkussens te vormen voor tussenverbinding.The invention relates to a method for manufacturing a high resistance load resistor in a semiconductor device and to the device manufactured by this method. The method includes forming a first oxidation layer on a semiconductor substrate. A first polysilicon layer is then deposited on the first insulating oxide layer to form contact pads for interconnection.
De eerste polysiliciumlaag wordt geëtst voor het vormen van een eerste polysiliciumcontactkussen en een tweede polysiliciumcontactkussen, waarbij het eerste polysiliciumcontactkussen op afstand gelegen is van het tweede polysiliciumcontactkussen. Een tweede oxydelaag wordt gevormd op de eerste polysiliciumlaag en de eerste oxydelaag.The first polysilicon layer is etched to form a first polysilicon contact pad and a second polysilicon contact pad, the first polysilicon contact pad spaced from the second polysilicon contact pad. A second oxide layer is formed on the first polysilicon layer and the first oxide layer.
De tweede oxydelaag wordt geëtst voor het vormen van de tweede oxyde-eilandlaag zodanig, dat deze aangrenzend gepositioneerd is aan elke eerste en tweede polysiliciumcontactkussen en aan de eerste oxydelaag, die zich uitstrekt tussen de eerste en tweede polysiliciumlagen. De gevormde tweede oxydelaag heeft verder een wand in contact met de eerste oxydelaag en welke zich uitstrekt van en in contact is met elk van de eerste en tweede polysiliciumcontactkussens. Een tweede polysilicium-afstandsstuk wordt gevormd met behulp van anisotroop droog etsen langs en in contact met een gedeelte van de zijwand van de gevormde tweede eilandoxyde-eilandlaag voor het vormen van een elektrische verbinding tussen de eerste en tweede polysiliciumcontactkussens, hetgeen resulteert in de vorming van een belastingsweerstand met hoge weerstand in een statische geheugeninrichting. Het tweede polysiliciumafstandsstuk, dat gevormd is op de beschreven wijze, omgeeft niet de gevormde tweede oxyde-eilandlaag. Dat wil zeggen, het tweede polysiliciumaf standsstuk is gevormd langs de wand, met het voorbehoud, dat dit niet de gehele zijwand van de gevormde tweede oxydelaag omgeeft.The second oxide layer is etched to form the second oxide island layer such that it is positioned adjacent to each first and second polysilicon contact pad and to the first oxide layer extending between the first and second polysilicon layers. The second oxide layer formed further has a wall in contact with the first oxide layer and extending from and in contact with each of the first and second polysilicon contact pads. A second polysilicon spacer is formed by anisotropic dry etching along and in contact with a portion of the sidewall of the second island oxide island layer formed to form an electrical connection between the first and second polysilicon contact pads, resulting in the formation of a high resistance load resistance in a static memory device. The second polysilicon spacer formed in the described manner does not surround the second oxide island layer formed. That is, the second polysilicon spacer is formed along the wall, with the proviso that it does not surround the entire side wall of the second oxide layer formed.
De werkwijze volgens de onderhavige uitvinding omvat bij voorkeur het hoog doteren van de eerste polysilicium-laag met een doteerbron, nadat de eerste polysiliciumlaag is afgezet. Eveneens heeft het de voorkeur om de tweede polysiliciumlaag licht te doteren met een doteerbron, nadat de tweede polysiliciumlaag is afgezet, voor het vormen van een licht-gedoteerde tweede polysiliciumlaag.The method of the present invention preferably includes high doping of the first polysilicon layer with a dopant source after the first polysilicon layer has been deposited. Also, it is preferable to lightly dope the second polysilicon layer with a dopant source, after the second polysilicon layer has been deposited, to form a light-doped second polysilicon layer.
Bij voorkeur wordt de tweede oxyde-eilandlaag gevormd met een dikte, die bepaald wordt door de breedte van de gewenste tweede polysiliciumlaag-afstandshouder, welke zal worden gevormd.Preferably, the second oxide island layer is formed with a thickness determined by the width of the desired second polysilicon layer spacer to be formed.
De werkwijze van de onderhavige uitvinding houdt bij voorkeur in, dat het contact tussen het eerste poly-siliciumcontactkussen en het tweede polysiliciumlaag-af standsstuk, alsook het contact tussen het tweede polysiliciumcontactkussen en het tweede polysilicium-afstandsstuk gevormd wordt door ohms contact.The method of the present invention preferably involves contact between the first polysilicon contact pad and the second polysilicon layer spacer, as well as the contact between the second polysilicon contact pad and the second polysilicon spacer, by ohmic contact.
De werkwijze houdt bij voorkeur in, dat het tweede polysiliciumafstandsstuk gevormd wordt door het vormen van een tweede polysiliciumlaag over de gehele struktuur en vervolgens de tweede polysiliciumlaag te etsen over de ongewenste delen om het tweede polysiliciumafstandsstuk te verkrijgen.Preferably, the method involves forming the second polysilicon spacer by forming a second polysilicon layer over the entire structure and then etching the second polysilicon layer over the unwanted parts to obtain the second polysilicon spacer.
Korte beschrijving van de tekeningenBrief description of the drawings
Voor een vollediger begrip van het wezen en de doeleinden van de uitvinding zij verwezen naar de volgende gedetailleerde beschrijving in samenhang met de tekeningen, waarin: fig. 1 een dwarsdoorsnede toont van een silicium-substraat, waarop een eerste oxydelaag is afgezet; fig. 2 een dwarsdoorsnede toont van een silicium-substraat, waarbij een eerste polysiliciumlaag is afgezet op de eerste oxydelaag, en een tweede oxydelaag gevormd is op een gedeelte van de eerste polysiliciumlaag en een gedeelte van de eerste oxydelaag; fig. 3 een dwarsdoorsnede toont van een tweede polysiliciumlaag, afgezet op de eerste oxydelaag, de eerste polysiliciumlaag, en de tweede polysiliciumlaag, getoond in fig. 2; fig. 4 een dwarsdoorsnede toont van een silicium-substraat, waarbij een tweede polysiliciumafstandsstuk gevormd is aan de zijwand van de tweede oxydelaag; fig. 5 een dwarsdoorsnede toont van een silicium-substraat, waarbij het niet nodige gedeelte van het af-standsstuk verwijderd is, en fig. 6 een bovenaanzicht toont van een voorkeursuitvoering van de uitvinding, waarbij een belastings-weerstand met hoge weerstandswaarde volgens de onderhavige uitvinding is gevormd.For a more complete understanding of the nature and objects of the invention, reference is made to the following detailed description taken in conjunction with the drawings, in which: Figure 1 shows a cross section of a silicon substrate on which a first oxide layer has been deposited; FIG. 2 is a cross-sectional view of a silicon substrate with a first polysilicon layer deposited on the first oxide layer and a second oxide layer formed on a portion of the first polysilicon layer and a portion of the first oxide layer; Figure 3 shows a cross section of a second polysilicon layer deposited on the first oxide layer, the first polysilicon layer, and the second polysilicon layer shown in Figure 2; FIG. 4 is a cross-sectional view of a silicon substrate with a second polysilicon spacer formed on the side wall of the second oxide layer; FIG. 5 is a cross-sectional view of a silicon substrate with the unnecessary portion of the spacer removed, and FIG. 6 is a top plan view of a preferred embodiment of the invention, showing a high resistance load resistor according to the present invention has been formed.
Gedetailleerde beschrijvingDetailed description
Fig. 1 toont een dwarsdoorsnede van siliciumsubstraat 1, waarop een eerste oxydelaag 2, die funktioneert als een isoleerlaag, is afgezet. De eerste oxydelaag 2 dient als een isolatordiëlectricum tussen het substraat 1, en een eerste polysiliciumlaag 3.Fig. 1 shows a cross section of silicon substrate 1 on which a first oxide layer 2, which functions as an insulating layer, is deposited. The first oxide layer 2 serves as an insulator dielectric between the substrate 1, and a first polysilicon layer 3.
Fig. 2 toont een dwarsdoorsnee van het siliciumsubstraat, waarbij een eerste polysiliciumlaag 3 is afgezet op de eerste oxydelaag 2. De eerste polysiliciumlaag 3 is sterk gedoteerd, bijvoorbeeld ongeveer enkele 20 3 10 /cm , door een vaste bron of een gasbron te implanteren als doteerbron. Vervolgens wordt maskeren en etsen uitgevoerd, teneinde een patroon te vormen, waardoor een gedeelte van de eerste polysiliciumlaag 3 verwijderd wordt, een contactkussen 3A overlatende (zie fig. 6). Een tweede oxydelaag 4 wordt afgezet tot een voorbepaalde dikte op de eerste oxydelaag 2 en de eerste polysiliciumlaag 3, en de tweede oxydelaag 4 wordt geëtst via de Dry Plasma Etching techniek, slechts een gedeelte overlatende van de oxyde-eilandlaag 4, die zich uitstrekt van een gedeelte van de bovenzijde van de eerste polysiliciumlaag 3, tot een gedeelte van de bovenzijde van de eerste oxydelaag 2, zoals getoond in fig. 2. Op dit moment wordt bij voorkeur de vertikale zijwand van de tweede oxyde-eilandlaag 4 ten opzichte van de onderliggende laag gehandhaafd. De eerste polysiliciumlaag 3 contacteert polysiliciumafstands-stukken 5A en 5B, die te vormen zijn door het volgende proces, en dient of voor het zenden van een elektrisch signaal naar een weerstand als contactkussen 3A, of voor het ontvangen van een elektrisch signaal als contactkussen 3B, zoals getoond in fig. 6. De contactkussens 3A en 3B zijn werkzaam als of zender of ontvanger van een elektrisch signaal.Fig. 2 shows a cross section of the silicon substrate, wherein a first polysilicon layer 3 is deposited on the first oxide layer 2. The first polysilicon layer 3 is highly doped, for example, about a few 3/10 / cm, by implanting a solid source or a gas source as a dopant source. Masking and etching is then performed to form a pattern, thereby removing a portion of the first polysilicon layer 3, leaving a contact pad 3A (see Fig. 6). A second oxide layer 4 is deposited to a predetermined thickness on the first oxide layer 2 and the first polysilicon layer 3, and the second oxide layer 4 is etched via the Dry Plasma Etching technique, leaving only a portion of the oxide island layer 4, which extends from a portion of the top of the first polysilicon layer 3, to a portion of the top of the first oxide layer 2, as shown in Fig. 2. At this time, the vertical sidewall of the second oxide island layer 4 is preferably positioned relative to the underlying layer maintained. The first polysilicon layer 3 contacts polysilicon spacers 5A and 5B to be formed by the following process, and serves either to send an electrical signal to a resistor as contact pad 3A, or to receive an electrical signal as contact pad 3B, as shown in Fig. 6. Contact pads 3A and 3B act as either transmitter or receiver of an electrical signal.
De tweede oxyde-eilandlaag 4 is niet een oxyde voor isolatie om te isoleren tussen de eerste polysilicium-laag en de tweede polysiliciumlaag 5, die later te vormen is, maar is gevormd voor het verkrijgen van de tweede polysiliciumafstandsstukken 5A en 5B voor het verschaffen van de basishoogte. Daarom kan de dikte van de tweede oxydelaag 4, bijvoorbeeld 3000 Angstrom, worden bepaald in afhankelijkheid van de breedte van de tweede polysiliciumaf standsstukken 5A en 5B, te vormen bij het volgende proces, en een dergelijke dikte beïnvloedt het volgende proces.The second oxide island layer 4 is not an insulating oxide to isolate between the first polysilicon layer and the second polysilicon layer 5, which can be formed later, but is formed to obtain the second polysilicon spacers 5A and 5B to provide the base height. Therefore, the thickness of the second oxide layer 4, for example 3000 Angstroms, can be determined depending on the width of the second polysilicon spacers 5A and 5B to be formed in the next process, and such thickness affects the next process.
Fig. 3 toont een dwarsdoornee van een substraat, waarop de eerste oxydelaag 2, de eerste polysiliciumlaag 3, de tweede oxydelaag 4 en de tweede polysiliciumlaag 5 achtereenvolgens zijn afgezet, en de tweede polysiliciumlaag 5 licht-gedoteerd is voor het maximaliseren van de 20 3 massaweerstand tot een niveau van bijvoorbeeld 3 x 10 /cm door implanteren van een vaste bron of een gasbron als doteerbron.Fig. 3 shows a cross-section of a substrate on which the first oxide layer 2, the first polysilicon layer 3, the second oxide layer 4 and the second polysilicon layer 5 are successively deposited, and the second polysilicon layer 5 is lightly doped to maximize the mass resistance to a level of, for example, 3 x 10 / cm by implanting a solid source or a gas source as a dopant source.
Fig. 4 toont een dwarsdoorsnee, waarbij de tweede polysiliciumlaag 5 anisotropisch geëtst is door Dry Plasma Etching, waardoor de polysiliciumafstandsstukken 5A en 5B gevormd worden langs de zijwand van de tweede oxyde-eilandlaag 4.Fig. 4 shows a cross-section, the second polysilicon layer 5 being anisotropically etched by Dry Plasma Etching, thereby forming the polysilicon spacers 5A and 5B along the side wall of the second oxide island layer 4.
Fig. 5 toont een dwarsdoorsnede van het silicium-substraat, waarbij het niet nodige polysiliciumafstands-stuk 5B van de tweede polysiliciumafstandsstukken 5A en 5B, gelegen aan de rechterzijde van de oxydelaag 4, verwijderd is door gebruikmaking van het filamentmasker.Fig. 5 shows a cross section of the silicon substrate, with the unnecessary polysilicon spacer 5B removed from the second polysilicon spacers 5A and 5B located on the right side of the oxide layer 4 using the filament mask.
Fig. 6 toont een bovenaanzicht van een silicium-substraat, waarbij twee kussens 3A en 3B van de eerste polysiliciumlaag 3 zijn gevormd en het tweede polysilicium-afstandsstuk 5A verbonden is via ohms contact met de twee kussen 3A en 3B van de eerste polysiliciumlaag 3 over een gedeelte van de zijwand 4B van de gevormde tweede oxydelaag 4, waardoor een belastingsweerstand gevormd is met hoge weerstandswaarde.Fig. 6 shows a top view of a silicon substrate, with two pads 3A and 3B formed of the first polysilicon layer 3 and the second polysilicon spacer 5A connected through ohmic contact to the two pads 3A and 3B of the first polysilicon layer 3 over a portion of the side wall 4B of the formed second oxide layer 4, thereby forming a load resistor with high resistance value.
Zoals getoond omvat de zijwand 4A, welke laag 4 omgeeft, een gedeelte 4B, dat voorzien is van het tweede polysiliciumafstandsstuk 5A, en een gedeelte 4C, dat geen afstandsstuk heeft, hetgeen verwijderd was gedurende een voorgaande stap. Dat wil zeggen, het tweede poly-siliciumafstandsstuk 5A loopt niet geheel rond de zijwand 4A van de gevormde tweede oxydelaag 4.As shown, the side wall 4A surrounding layer 4 includes a portion 4B provided with the second polysilicon spacer 5A and a portion 4C which has no spacer which was removed during a previous step. That is, the second polysilicon spacer 5A does not completely wrap around the side wall 4A of the second oxide layer 4 formed.
Zoals getoond in de tekeningen, tonen de fig. 1 tot 5 dwarsdoorsneden van fig. 6 genomen volgens de lijn X-X'.As shown in the drawings, Figures 1 to 5 show cross sections of Figure 6 taken along line X-X '.
Zoals boven beschreven, kan de struktuur volgens de uitvinding, terwijl toch de ontwerpredundantie verminderd is, aangezien de halfgeleiderinrichtingen hoog geïntegreerd zijn, aangezien de struktuur volgens de uitvinding zodanig is, dat het licht-gedoteerde tweede polysiliciumafstandsstuk, dat een hoge weerstandsbelasting kan vormen en een dwarsdoorsnede-oppervlak van de inrichting kan reduceren tot een minimale ontwerpbeperking, verbonden is via ohms contact met het hoog-gedoteerde eerste polysilicium-contactkussen, dat daaronder geplaatst is, dienen als weerstandselement met een hoge weerstandswaarde, dat verkregen kan worden met een relatief klein oppervlak, waardoor het ontwerp mogelijk gemaakt wordt van zeer grote schaal of supergeIntegreerde halfgeleiderinrichtingen.As described above, while the design redundancy is reduced, since the semiconductor devices are highly integrated, since the structure of the invention is such that the light-doped second polysilicon spacer can form a high resistive load and a cross-sectional area of the device can be reduced to a minimal design constraint, connected via ohmic contact to the highly doped first polysilicon contact pad placed beneath it, serve as a high resistance value resistive element obtainable with a relatively small area , enabling the design of very large scale or super integrated semiconductor devices.
De voorgaande beschrijving van een 'voorkeursuitvoering is louter gegeven ter wille van illustratie en beschrijving. Het is echter niet de bedoeling, dat hierdoor de omvang en het kader van de uitvinding wordt beperkt.The foregoing description of a preferred embodiment has been given for purposes of illustration and description only. However, it is not intended to limit the scope and scope of the invention.
Vele modificaties en variaties zijn mogelijk in het licht van de bovengegeven beschrijving. Het kader van de uitvinding wordt omvat door de thans volgende conclusies in samenhang met deze beschrijving.Many modifications and variations are possible in light of the above description. The scope of the invention is embraced by the following claims in conjunction with this description.
- conclusies -- conclusions -
Claims (10)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4014862A DE4014862A1 (en) | 1990-05-09 | 1990-05-09 | Mfg. high ohmic working resistance - applying two oxide layers to substrate with intermediate poly:silicon layer |
| DE4014862 | 1990-05-09 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NL9001108A true NL9001108A (en) | 1991-12-02 |
| NL191964B NL191964B (en) | 1996-07-01 |
| NL191964C NL191964C (en) | 1996-11-04 |
Family
ID=6406027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL9001108A NL191964C (en) | 1990-05-09 | 1990-05-09 | Method for manufacturing a load resistor with a high resistance value. |
Country Status (2)
| Country | Link |
|---|---|
| DE (1) | DE4014862A1 (en) |
| NL (1) | NL191964C (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181660A (en) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | Manufacture of semiconductor memory device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4408385A (en) * | 1978-06-15 | 1983-10-11 | Texas Instruments Incorporated | Semiconductor integrated circuit with implanted resistor element in polycrystalline silicon layer |
| US4358340A (en) * | 1980-07-14 | 1982-11-09 | Texas Instruments Incorporated | Submicron patterning without using submicron lithographic technique |
| US4654680A (en) * | 1980-09-24 | 1987-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Sidewall gate IGFET |
| JPS59201463A (en) * | 1983-04-30 | 1984-11-15 | Toshiba Corp | Semiconductor device |
-
1990
- 1990-05-09 NL NL9001108A patent/NL191964C/en not_active IP Right Cessation
- 1990-05-09 DE DE4014862A patent/DE4014862A1/en not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181660A (en) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | Manufacture of semiconductor memory device |
Non-Patent Citations (3)
| Title |
|---|
| IBM TECHNICAL DISCLOSURE BULLETIN, vol. 25, nr. 9, februari 1983, bladzijden 4785-4788, Armonk, NY, US; C.G. JAMBOTKAR: "Submicrometer-wide polysilicon resistors" * |
| IBM TECHNICAL DISCLOSURE BULLETIN, vol. 26, nr. 2, juli 1983, bladzijden 623-625, Armonk, NY, US; H.S. BHATIA et al.: "Process for making sidewall resistors with single crystal contacts" * |
| PATENT ABSTRACTS OF JAPAN, vol. 9, nr. 39 (E-297)[1762], 19 februari 1985; & JP-A-59 181 660 (FUJITSU K.K.) 16-10-1984 * |
Also Published As
| Publication number | Publication date |
|---|---|
| NL191964C (en) | 1996-11-04 |
| DE4014862A1 (en) | 1991-11-14 |
| NL191964B (en) | 1996-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4914055A (en) | Semiconductor antifuse structure and method | |
| US5316978A (en) | Forming resistors for intergrated circuits | |
| US5279990A (en) | Method of making a small geometry contact using sidewall spacers | |
| US4446613A (en) | Integrated circuit resistor and method of fabrication | |
| US5084406A (en) | Method for forming low resistance DRAM digit-line | |
| KR100346841B1 (en) | Semiconductor integrated Circuit with resistor and method for faburicating thereof | |
| US20210193668A1 (en) | Semiconductor device and manufacturing method thereof | |
| US5250464A (en) | Method of making a low capacitance, low resistance sidewall antifuse structure | |
| US5567977A (en) | Precision integrated resistor | |
| JPH06216125A (en) | Method of forming contact hole of high integrity semiconductor device | |
| KR20010072659A (en) | Method for producing semiconductor components | |
| US5593920A (en) | Method for forming contact structures in integrated circuits | |
| US5185285A (en) | Method of producing polycrystalline silicon resistor | |
| US6372629B1 (en) | Methods of fabricating buried digit lines and semiconductor devices including same | |
| US5320570A (en) | Method for realizing high frequency/speed field emission devices and apparatus | |
| KR100462878B1 (en) | Semiconductor device with long-sized load resistor and method for fabricating the same | |
| KR20040079509A (en) | Semiconductor Device Having Resistor And Method Of Fabricating The Same | |
| NL9001108A (en) | LOAD RESISTANCE WITH HIGH RESISTANCE VALUE, AND METHOD FOR MANUFACTURING IT. | |
| CA2092370C (en) | Forming resistors for integrated circuits | |
| EP0391123A2 (en) | Extended length trench resistor and capacitor | |
| US5595935A (en) | Method for forming interconnect in integrated circuits | |
| US5977598A (en) | High load resistance implemented in a separate polysilicon layer with diffusion barrier therein for preventing load punch through therefrom | |
| US6696359B1 (en) | Design layout method for metal lines of an integrated circuit | |
| US5652460A (en) | Integrated resistor networks having reduced cross talk | |
| US4950619A (en) | Method for the fabrication of a high resistance load resistor utilizing side wall polysilicon spacers |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1C | A request for examination has been filed | ||
| V1 | Lapsed because of non-payment of the annual fee |
Effective date: 20061201 |