NL8103882A

NL8103882A - DEVICE WITH INTEGRATED CIRCUITS INCLUDED IN HIGH DENSITY.

Info

Publication number: NL8103882A
Application number: NL8103882A
Authority: NL
Original assignee: Cii Honeywell Bull
Priority date: 1980-12-05
Filing date: 1981-08-20
Publication date: 1982-07-01
Also published as: IT8125428A0; IT1139896B; JPS57112062A; DE3147932A1; FR2495834A1; GB2089120A

Description

* * A ** v -1-* * A ** v -1-

Inrichting met onder hoge dichtheid hierin opgenomen geïntegreerde schakelingen.High-density device integrated circuits incorporated herein.

De uitvinding heeft betrekking op een inrichting met onder hoge dichtheid hierin opgenomen geïntegreerde schakelingen.The invention relates to a device with high density integrated circuits incorporated therein.

Inrichtingen met geïntegreerde schakelingen worden in het 5 algemeen uit een monolithische plaat vervaardigd, waardoor een zogenaamde ’’substraat” f’slice" of "wafer") wordt gevormd, die van een cilindrische staaf halfgeleider materiaal is afgesneden. Op het ene vlak van de plaat worden, gerangschikt volgens een matrix,door middel van diffusie en het neerslaan 10 van metaal geïntegreerde schakelingen van een zelfde type gevormd. De plaat wordt vervolgens in de richting van twee elkaar loodrecht snijdende assen, waardoor de matrix is gedefinieerd, ingesneden om de inrichtingen met geïntegreerde schakelingen onderling van elkaar te scheiden.Integrated circuit devices are generally fabricated from a monolithic plate to form a so-called "substrate" fslice "or" wafer "] cut from a cylindrical rod of semiconductor material. plate, arranged according to a matrix, are formed by diffusion and deposition of metal integrated circuits of the same type 10. The plate is then cut in the direction of two mutually perpendicular axes, defining the matrix, around the devices can be separated from one another with integrated circuits.

15 Ten einde de miniaturisatie van deze inrichtingen te bevorderen, is een methode ontworpen die door de uitdrukking "integratie op grote schaal" of "integratie onder hoge dichtheid" wordt aangeduid, welke met de Engelse uitdrukking "Large Scale Integration" (LSI) overeenkomt. In het begin 20 bestond deze techniek uit het vormen door middel van diffusie van elke component van een inrichting in een vlak van de substraat en uit het aanbrengen van een metalen verbindings-netwerk in de vorm van êên laag of een aantal op elkaar geplaatste lagen om de componenten onderling met elkaar door te 25 verbinden en met de ingangs- en uitgangsaansluitelementen van de inrichting. Een dergelijke werkwijze is bijvoorbeeld beschreven in het Amerikaanse octrooischrift 3.^-8^.932.In order to promote the miniaturization of these devices, a method has been devised denoted by the term "large scale integration" or "high density integration", which corresponds to the English expression "Large Scale Integration" (LSI). Initially, this technique consisted in forming by diffusion of each component of a device in a plane of the substrate and applying a metal bonding network in the form of one layer or a number of superimposed layers interconnecting the components with each other and with the input and output connecting elements of the device. Such a method is described, for example, in U.S. Pat. No. 3-8-8,932.

8103882 -2- \ *8103882 -2- \ *

Later werd een rangschikking in cellen van gediffundeerde elementen toegepast, waarbij de cellen bestemd waren om een gegeven logische functie te vervullen. Twee uitvoeringsvoor-beelden voor de toepassing van een dergelijke met cellen uitge-5 voerde rangschikking zijn in de Amerikaanse octrooischriften 3. 771.217 en 3.835.530 beschreven.Later, an arrangement in cells of diffused elements was used, the cells being destined to perform a given logical function. Two embodiments for the use of such a cellular arrangement are described in U.S. Pat. Nos. 3,771,217 and 3,835,530.

Met deze techniek is het mogelijk om uitgaande van een zelfde diffusiepatroon geïntegreerde schakelingen bevattende inrichtingen van verschillende typen te vervaardigen. Deze ver-10 schillende typen verschillen onderling door hun verbindings-netwerk, dat.door het neerslaan van metaal is verkregen en waardoor de diverse gediffundeerde elementen in een zelfde inrichting met elkaar zijn doorverbonden. Het zal duidelijk zijn dat door de rangschikking in cellen een betere plaatsing 15 van de elementen met het oog op het ontwerp en de uitvoering van het verbindingsnetwerk wordt mogelijk gemaakt, niettemin wordt door de omstandigheid dat door tenminste een gedeelte van de cellen van de inrichtingen volgens de stand van de techniek een voorafbepaalde functionele eenheid wordt gevormd, 20 en dat de componenten van de cellen specifiek voor een vooraf bepaalde functie zijn bestemd, in hoge mate het aantal mogelijkheden beperkt om op basis van een zelfde diffusiepatroon verschillende typen schakelingen te vormen.With this technique it is possible to manufacture integrated circuits containing devices of different types starting from the same diffusion pattern. These different types differ from each other by their connection network, which is obtained by the precipitation of metal and through which the various diffused elements are interconnected in the same device. It will be clear that the arrangement in cells allows a better placement of the elements with a view to the design and implementation of the connection network, nevertheless due to the fact that at least a part of the cells of the devices according to a predetermined functional unit is formed in the prior art, and that the components of the cells are specifically intended for a predetermined function, greatly limit the number of possibilities to form different types of circuits on the basis of the same diffusion pattern.

De uitvinding heeft ten doel een inrichting te ver-25 schaffen, die aan deze nadelen tegemoet komt.The object of the invention is to provide a device which obviates these drawbacks.

Een inrichting volgens de uitvinding, die onder hoge dichtheid geïntegreerde schakelingen bevat en van het type is dat een substraat omvat, alsmede een aantal in een vlak van deze substraat uitgevoerde cellen, die elk een stel componenten 30 bevatte*en een op het genoemde vlak van de substraat aangebracht metalen verbindingsnetwerk om de genoemde componenten onderling en/of de genoemde cellen met elkaar te verbinden, wordt gekenmerkt doordat de genoemde cellen volgens een matrix zijn aangebracht en mier betrek^®ii aantal, hun desbetreffende 35 karakteristieke eigenschappen en hun onderlinge posities in de cel hetzelfde stel componenten bevatte*; alsmede doordat de 8103882 0f * -3- componenten van een zelfde cel en eventueel die van de naburige cellen door een eerste subverbindingsnetwerk van het genoemde metalen netwerk met elkaar zijn verbonden zodat op deze wijze een blok wordt gevormd waardoor een voorafbepaalde 5 logische functie kan worden vervuld; en doordat het genoemde metalen netwerk een tweede subverbindingsnetwerk bevat om de aldus gevormde blokken onderling met elkaar te verbinden.A device according to the invention, which comprises high-density integrated circuits and is of the type comprising a substrate, as well as a number of cells formed in one plane of this substrate, each of which contained a set of components * and one in said plane of metal bonding network applied to the substrate to interconnect said components and / or said cells with each other, characterized in that said cells are arranged in a matrix and their number, their respective characteristic properties and their mutual positions in the cell contained the same set of components *; and also because the 8103882 0f * -3 components of the same cell and possibly those of the neighboring cells are connected to each other by a first subconnection network of said metal network so that in this way a block is formed whereby a predetermined logic function can be fulfilled; and in that said metal network includes a second subconnection network to interconnect the thus formed blocks.

De uitvinding zal thans aan de hand van de figuren nader worden toegelicht.The invention will now be explained in more detail with reference to the figures.

10 Fig. 1 geeft een van boven af gezien schematisch aan zicht van een uitvoeringsvoorbeeld van een onder hoge dichtheid met geïntegreerde schakelingen uitgevoerde inrichting volgens de uitvinding weer, dat echter geen metalen verbindings-netwerk bevat ; 15 fig. 2 geeft een schema van een uitvoeringsvoorbeeld weer, waarin de samenstelling van een cel van de in fig. 1 afgeheelde inrichting is weergegeven; fig. 3 geeft een van onderen gezien schematisch aanzicht van een cel weer, welke een uitvoeringsvoorbeeld van de 20 onderlinge plaatsing van de beschikbare verbindingsplaatsen van een cel laat zien, die de in fig. 2 afgebeelde celcomponen-ten bevat; fig. U geeft een van boven af gezien aanzicht van een soortgelijke cel als die volgens fig. 3 weer, waarin in detail 25 de in de substraat van de cel gediffundeerde elementen zijn geïllustreerd; fig. 5A en 5B geven een voorbeeld van de toepassing van de componenten van een cel weer, zoals deze in fig. 2, 3 en b zijn weergegeven'; 30 fig. 6. geeft een schematisch voorbeeld van de verdeling in blokken van de in fig. 1 afgebeelde cellenmatrix weer, waarbij deze blokken voor voorafbepaalde logische functies zijn bestemd, en verder de diverse metalen verbindingen, die voor het vormen van een inrichting volgens de uitvinding noodzakelijk 35 zijn; fig. 7 geeft een van boven af gezien schematisch aanzicht 8103882 4 1» -It- weer, waarin in details een doorverbindingsvoorbeeld is geïllustreerd om in overeenstemming met de principes van de uitvinding een blok te vormen; en fig. 8 geeft een van boven af gezien aanzicht weer, waarin 5 schematisch de positie van de verbindingen van een metalen netwerk volgens de uitvinding is afgeheeld.FIG. 1 is a schematic view from above of an exemplary embodiment of a high-density integrated circuit device according to the invention, which, however, does not contain a metal connection network; Fig. 2 shows a diagram of an exemplary embodiment, showing the composition of a cell of the device shown in Fig. 1; FIG. 3 is a schematic view from below of a cell showing an exemplary embodiment of the spacing of the available junction sites of a cell containing the cell components shown in FIG. 2; FIG. U is a top view of a similar cell to that of FIG. 3, illustrating in detail the elements diffused into the cell substrate; Figures 5A and 5B show an example of the use of the components of a cell, as shown in Figures 2, 3 and b; Fig. 6 shows a schematic example of the division into blocks of the cell matrix shown in Fig. 1, these blocks being intended for predetermined logical functions, and furthermore the various metal connections, which form an apparatus according to the invention are necessary; FIG. 7 is a schematic plan view from above 8103882 4 -It- illustrating in detail a jumper example to form a block in accordance with the principles of the invention; and Fig. 8 shows a top view, in which the position of the connections of a metal network according to the invention is schematically shown.

Het in fig. 1 afgeheelde uitvoeringsvoorbeeld van een inrichting volgens de uitvinding 10, die onder hoge dichtheid met geïntegreerde schakelingen is uitgevoerd, bevat in hoofd-10 zaak een nagenoeg vierkant uitgevoerde substraat 11, waarvan de zijde een afmeting in de orde van grootte van 6 mm bezit, terwijl door twee aan elkaar grenzende zijdeleen orthogonaal assenstelsel X’X, Y’Y wordt gedefinieerd. Een hoofdvlak 12 van de substraat 11 bevat de elementen van de elektrische 15 schakeling van de inrichting 10. Onder deze elementen bevinden zich de ingangs- en uitgangsaansluitelementen 13 van de inrichting 10, die aan de rand van het vlak 12 zijn aangebracht en waarvan het aantal bij het geïllustreerde uitvoerings-voorbeeld veertig per zijkant bedraagt, en verder de stelsel-20 informatieverwerkingsschakelingen 1¼. Op klassieke wijze werkt dit stelsel 1U hetzij direct, in het bijzonder voor de opname van de voedingsspanningen van de schakelingen, hetzij indirect door middel van buffers 15 met de ingangs- en uitgangs-aansluitklemmen 13 samen, waarbij deze buffers als tussen-25 schakelingen voor de logische signalen dienst doen en als ge volg hiervan zowel als vermogensversterkers en tegelijkertijd als impedantieaanpasketens zijn uitgevoerd. Om deze redenen zijn de buffers 15, zoals uit de figuur is te zien, volgens een evenwijdige lijn aan de aansluitelementen 13 aangebracht, en 30 wel tussen deze elementen en het stelseljverwerkingsschakelingen 14; waarbij hun aantal in een praktisch uitvoeringsvoorbeeld honderdveertig bedraagt. Bovendien bevat de inrichting 10 spanningsbronnen 16 om een voorafbepaalde bedrijfsspanning Vq op te wekken. In het gekozen uitvoeringsvoorbeeld zijn de 35 spanningsbronnen 16 in het verlengde van de buffers 15 aange bracht en doen dienst om deze buffers en de andere schakelingen 8103882 «t i -5- van het stelsel 14 met een spanning te roeden.The exemplary embodiment of a device according to the invention 10, which is embodied at high density with integrated circuits, shown in Fig. 1, comprises substantially 10 a substrate 11 of substantially square design, the side of which has a size of the order of 6 mm, while two adjacent lateral orthogonal coordinate system defines X'X, Y'Y. A main surface 12 of the substrate 11 contains the elements of the electrical circuit of the device 10. Among these elements are the input and output connection elements 13 of the device 10, which are arranged at the edge of the surface 12 and whose number in the illustrated exemplary embodiment, forty per side, and furthermore, the system 20 information processing circuits is 1¼. Classically, this system 1U cooperates either directly, in particular for the input of the supply voltages of the circuits, or indirectly by means of buffers 15 with the input and output terminals 13, these buffers acting as intermediate circuits for the logic signals serve and as a result are designed both as power amplifiers and at the same time as impedance matching circuits. For these reasons, as can be seen from the figure, the buffers 15 are arranged parallel to the connecting elements 13, between these elements and the array processing circuits 14; their number being one hundred and forty in a practical embodiment. In addition, the device 10 contains voltage sources 16 to generate a predetermined operating voltage Vq. In the chosen exemplary embodiment, the voltage sources 16 are arranged in line with the buffers 15 and serve to feed these buffers and the other circuits 8103882 of the system 14 with a voltage.

Het eigenlijke stelsejjinformatieverwerkings schakelingen 1U van de inrichting 10 bevindt zich binnen de omlijsting die door de buffers 1U en de spanningsbronnen 15 wordt gevormd en 5 is op klassieke wijze uit cellen 17 opgebouwd, die elk een samenstel van elektronische componenten bevatten, dat in hoofdzaak door diffusie in het oppervlak 12 van de substraat 11 is uitgevoerd. Hoewel de uitvinding onafhankelijk van de een of andere technologische uitvoering voor het verkrijgen van de 10 ververkingsschakelingen is, wordt voor de verdere beschrijving bij wijze van voorbeeld naar de CML technologie (Current Mode Logic) verwezen.The actual array information processing circuitry 1U of the device 10 is contained within the frame formed by the buffers 1U and the voltage sources 15 and 5 is conventionally constructed of cells 17, each of which contains an assembly of electronic components which are substantially diffused in the surface 12 of the substrate 11. Although the invention is independent of any technological embodiment for obtaining the junction circuits, for further description reference is made to CML technology (Current Mode Logic) for example.

Volgens de uitvinding zijn de cellen 17 allemaal identiek uitgevoerd en volgens een matrix gerangschikt zoals dit in 15 fig. 1 is afgebeeld. Meer nauwkeuriger uitgedrukt bevat elke cel 17 met betrekking tot hun aantal, hun desbetreffende karakteristieke eigenschappen en hun onderlinge positie in de cel hetzelfde samenstel van componenten. Pig. 2 geeft een uitvoeringsvoorbeeld van de samenstelling van een cel 175 die 20 op doelmatige wijze met de CML technologie kan worden verkregen. De geïllustreerde cel 17 bevindt zich binnen een vierkant, dat in feite een zijde van 25Q^um bezit, waarbij de componenten ervan uit twaalf bipolaire transistoren 18 (18^..18 ^), acht weerstanden 19 (I9^....19g) en vier weerstanden 20(20^....20^) 25 bestaan. De twaalf transistoren 18 zijn achter elkaar volgens twee rijen van zes (18^,...,18^ en 18^,....l8^2) naast twee tegenover elkaar gelegen randen 17a respectievelijk 17c van de cel 17 aangebracht; de acht weerstanden 19 zijn evenwijdig aan de genoemde tegenover elkaar gelegen randen tussen de twee rijen 30 transistoren 18 in vier kolommen van twee in serie geschakelde weerstanden aangebracht; en de vier weerstanden 20 zijn evenwijdig aan de twee andere zijden 17b, 17d van de cel aan de einden hiervan aangebracht. Meer in het algemeen kan worden opgemerkt dat de weerstanden 19 en 20 geheel onafhankelijk van 35 elkaar kunnen zijn en een zelfde waarde van bijvoorbeeld 500 Ohm kunnen hebben; doch bij voorkeur hebben deze verschillende waar- 8103882 '♦ * -δ- άβη zoals bijvoorbeeld in het thans besproken geval waarin de schakelingen voor het uitvoeren volgens de CML technologie zijn ontworpen 500 Ohm voor elke weerstand 19 en 3500 Ohm voor elke weerstand 20, hetgeen nog beter aan de hand van de fig. 5A 5 en 5B zal blijken, die naderhand nog zullen worden besproken.According to the invention, the cells 17 are all identical and arranged according to a matrix as shown in Fig. 1. More precisely, each cell 17 contains the same set of components with regard to their number, their respective characteristic properties and their mutual position in the cell. Pig. 2 gives an exemplary embodiment of the arrangement of a cell 175 which can be efficiently obtained with the CML technology. The illustrated cell 17 is contained within a square, which actually has a side of 25 µm, its components consisting of twelve bipolar transistors 18 (18 ^ .. 18 ^), eight resistors 19 (19 ^ .... 19g ) and four resistors 20 (20 ^ .... 20 ^) 25 exist. The twelve transistors 18 are arranged one behind the other in two rows of six (18 ^, ..., 18 ^ and 18 ^, ... 18 ^ 2) next to two opposite edges 17a and 17c of the cell 17; the eight resistors 19 are arranged parallel to said opposite edges between the two rows 30 of transistors 18 in four columns of two series-connected resistors; and the four resistors 20 are arranged parallel to the two other sides 17b, 17d of the cell at the ends thereof. More generally, it should be noted that resistors 19 and 20 may be completely independent of each other and may have the same value of, for example, 500 ohms; however, preferably, these different values have 500 Ohm for each resistor 19 and 3500 Ohm for each resistor 20, such as in the case now discussed in which the circuits for implementing according to the CML technology are designed, which it will become even better to refer to Figs. 5A, 5 and 5B, which will be discussed later.

Fig. 3 geeft een afbeelding van het patroon voor het vormen van de verbindingsplaatsen weer, waarmee toegang tot de componenten 18, 19 en 20 van een cel 17 kan worden verkregen, die is uitgevoerd zoals dit in fig. 2 is afgebeeld. De transis-10 toren 18 zijn elk door drie verbindingsplaatsen 18c, 18e en 18b weergegeven, welke met de collectorelektrode, de emitter-elektrode en de basiselektrode van de bijbehorende transistor overeenkomen; de acht weerstanden 19 zijn twee aan twee achter elkaar in êên lijn aangebracht en bezitten een gemeenschappelijk 15 einde dat door middel van een verbindingsplaats 19a toegankelijk is, en een vrij einde dat door middel van een verbindingsplaats 19b toegankelijk is; en tenslotte worden door de vier weerstanden 20 twee groepen (20^ 202, 20^, 20^) gevormd, waarbij deze weerstanden in elke groep een gemeenschappelijk einde 20 bezitten dat door een verbindingsplaats 20a is afgebeeld en een vrij einde, dat door middel van een verbindingsplaats 20b toegankelijk is, Fig. U geeft een praktisch uitvoeringsvoorbeeld van een cel 17 weer, die met de vormgeving van fig. 3 overeenkomt. De gearceerde zones komen met de in fig. 3 aangegeven 25 verbindingsplaatsen overeen, die uit de passiveringslaag naar buiten steken, waardoor normaal, het vlak 12 van de substraat 11 van het stelsel 1¼ is bedekt, terwijl door de lijnen de in de substraat 11 van de cel 17 gediffundeerde componenten worden afgebakend. In de praktijk zijn de verbindingsplaatsen 20a 30 bestemd om met voedingsgeleiders voor een bedrijfsspanning te worden verbonden, zoals uit het volgende tijdens de beschrijving aan de hand van fig. 8 zal blijken.Fig. 3 depicts the pattern of forming the junction sites to allow access to components 18, 19 and 20 of a cell 17 configured as shown in FIG. The transistors 18 are each shown by three connection points 18c, 18e and 18b, which correspond to the collector electrode, the emitter electrode and the base electrode of the associated transistor; the eight resistors 19 are arranged in sequence, two by two, and have a common end accessible by a connection point 19a and a free end accessible by a connection point 19b; and finally, by the four resistors 20, two groups (20 ^ 202, 20 ^, 20 ^) are formed, these resistors in each group having a common end 20 depicted by a junction 20a and a free end formed by means of a connection point 20b is accessible, FIG. You show a practical exemplary embodiment of a cell 17, which corresponds to the configuration of Fig. 3. The shaded areas correspond to the junction points indicated in Fig. 3, which protrude from the passivation layer, so that normally the surface 12 of the substrate 11 of the system 1¼ is covered, while the lines in the substrate 11 of the the cell 17 diffused components are delineated. In practice, the connection points 20a 30 are intended to be connected to supply conductors for an operating voltage, as will be apparent from the following during the description with reference to Fig. 8.

Uit de fig. 2 t/m H volgt, dat door een cel volgens de uitvinding geen enkele logische functie wordt vervuld en dat 35 over al de elementen ervan individueel kan worden beschikt.It follows from FIGS. 2 to H that no logical function is fulfilled by a cell according to the invention and that all its elements can be used individually.

Bovendien zijn alle transistoren 18 volgens een kenmerk van de 8103882 -7- ér * uitvinding identiek uitgevoerd en zijn op identieke wijze toegankelijk, zodat deze dus niet specifiek voor een bepaalde functie of toepassing zijn bestemd.Moreover, according to a feature of the invention, all transistors 18 are designed identically and are identically accessible, so that they are not specifically intended for a particular function or application.

Een ander kenmerk van de uitvinding bestaat uit de 5 toepassing van een symmetrische rangschikking van de componenten van een zelfde cel ten opzichte van tenminste een as van een orthogonaal assenstelsel x'x en y’y dat parallel aan de assen X’X en Y’Y loopt en waardoor de twee middellijnen van de rechthoekrof het vierkant worden 10 gevormd waardoor de cel 17 is weergegeven. In het in de fig. 2 t/m 4 afgebeelde uitvoeringsvoorbeeld is deze symmetrie ten opzichte van de twee assen ervan aanwezig.Another feature of the invention consists in the use of a symmetrical arrangement of the components of the same cell with respect to at least one axis of an orthogonal coordinate system x'x and y'y which is parallel to the axes X'X and Y ' Y runs and the two centerlines of the rectangle profile form the square, thus showing cell 17. In the exemplary embodiment shown in Figs. 2 to 4, this symmetry with respect to its two axes is present.

Deze symmetrie bezit het voordeel dat de beschikbaarheid van de elementen met het oog op de draadverbindingen ervan 15 optimaal wordt, hetgeen des te meer van belang is wanneer de componenten identiete karakteristieke eigenschappen moeten hebben. Verder bezit de matrix 1k met de cellen 17 minstens êén symmetrieas, die parallel aan X’X of Y’Y loopt. Bij het in fig. 1 afgebeelde uitvoeringsvoorbeeld 20 hebben de cellen 17 alle dezelfde afstand langs de X’X as en de Y’Y as, die afhankelijk van deze assen met verschillende afstandintervallen overeenkomen. Uit het volgende zullen de voordelen van deze symmetrie nog blijken.This symmetry has the advantage that the availability of the elements in view of their wire connections becomes optimal, which is all the more important when the components are to have identical characteristic properties. Furthermore, the matrix 1k with the cells 17 has at least one axis of symmetry, which runs parallel to X'X or Y'Y. In the exemplary embodiment 20 shown in Fig. 1, the cells 17 all have the same distance along the X'X axis and the Y'Y axis, which, depending on these axes, correspond to different distance intervals. The following will show the advantages of this symmetry.

Op klassieke wijze wordt een metalen netwerk 21 25 (fig. 5 t/m 8) op het vlak 12 van de substraat 11 aange bracht om op een voorafbepaalde wijze de componenten van de cellen onderling met elkaar te verbinden ten einde aan de de geïntegreerde schakelingen bevattende inrichting 10 de gewenste soort functie te geven. Deze voorafbepaalde wijze 30 wordt volgens de uitvinding door bepaalde regels beheerst, die thans uiteengezet zullen worden.Classically, a metal mesh 21 (FIGS. 5 to 8) is applied to the surface 12 of the substrate 11 to interconnect the components of the cells in a predetermined manner in order to achieve the integrated circuits. containing device 10 to provide the desired type of function. According to the invention, this predetermined manner is governed by certain rules, which will now be explained.

Eerst zullen echter bij wijze van voorbeeld de fig.First, however, by way of example, FIG.

5A en 5B worden besproken, waarin een toepassingsvoorbeeld van de componenten 18,19 en 20 van een cel 17 is gegeven.5A and 5B are discussed, showing an application example of the components 18, 19 and 20 of a cell 17.

35 Onder aanname dat de CML technologie wordt toegepast, be staat het in fig. 5A gegeven uitvoeringsvoorbeeld uit een 8105882 * Γ -8- / schakeling die een EU-poort met twee ingangen A, B en een uitgang S bevat, alsmede een EN-poort met twee ingangen C, D en een uitgang S', en een OF-poort met twee ingangen, welke bij de twee uitgangen S en S' horen, alsmede een directe uit-5 gang T en een geïnverteerde uitgang F. Fig. 5B geeft de dienovereenkomstige verbindingen weer, die tussen de verbindings-plaatsen van de betreffende componenten moeten worden aangebracht, en verder de verbindingen voor de voedingsspanning. Voor deze schakeling zijn acht transistoren (18^ l8g, 18^, 18^, 1δγ, 10 18q, l8g, 18.^), alsmede vier weerstanden (19^, 19g, 19^) en een weerstand (20 .j) nodig en verder nog vijf bedrijfs-spanningen (de van een inwendige spanningsbron “\6 van de inrichting 10 - vergelijk fig. 1 - afkomstige spanning VQ en de door uitwendige spanningsbronnen via de aansluitelementen 13 15 van de inrichting 10 geleverde spanningen , Vg, en V^).Assuming that the CML technology is applied, the exemplary embodiment shown in Fig. 5A consists of an 8105882 * Γ -8 circuit containing an EU port with two inputs A, B and an output S, as well as an EN- gate with two inputs C, D and an output S ', and a OR gate with two inputs, which belong to the two outputs S and S', as well as a direct output T and an inverted output F. FIG. 5B shows the corresponding connections to be made between the connection points of the respective components, and furthermore the connections for the supply voltage. This circuit requires eight transistors (18 ^ l8g, 18 ^, 18 ^, 1δγ, 10 18q, l8g, 18. ^), as well as four resistors (19 ^, 19g, 19 ^) and a resistor (20 .j) and further five operating voltages (the voltage VQ originating from an internal voltage source "\ 6 of the device 10 - compare FIG. 1) and the voltages, Vg, and V, supplied by external voltage sources via the connecting elements 13 of the device 10. ^).

Zoals genoegzaam in deze techniek bekend is, wordt door de transistor 18^ met de weerstanden 19^ en 19^ van 500 Ohm een constante stroombron gevormd, terwijl door de transistoren l8g en 18^ de onderste trap wordt gevormd en door de andere transis-20 toren de bovenste trap.As is well known in this art, a constant current source is formed by the transistor 18 ^ with the resistors 19 ^ and 19 ^ of 500 Ohm, while the lower stages are formed by the transistors 18g and 18 ^ and the other transis-20 tower the top staircase.

In het algemeen worden qe componenten van de componenten 18, 19, 20 van een zelfde cel 17 evenals die van naburige cellen onderling door middel van een eerste subverbindingsnet-werk 22 met elkaar verenigd dat er op deze wijze een blok 23 25 wordt gevormd waardoor een voorafbepaalde logische functie wordt vertolkt,terwijl de aldus bepaalde blokken onderling weer door een tweede subverbindingsnetwerk 2k worden verenigd, waardoor met het eerste subnetwerk 22 het metalen netwerk 21 wordt gevormd, dat karakteristiek is voor het met betrekking tot de in-30 richting 10 gewenste type functie. Met voordeel worden de blokken zodanig gevormd, dat deze aan een voorafbepaalde rangschikking in kolommen beantwoorden. In fig. 6 is een uit-voeringsvoorbeeld voor het verdelen van de matrix 1U in vijftien blokken 23 (23^-23^) gegeven, die over vier kolommen zijn 35 verdeeld die elk een breedte van vier cellen 17 hebben. Elk blok 23 bestaat in de richting van de as X'X uit vier cellen en 8103882 -9- volgens de as Y'Y uit een variabel aantal rijen cellen (drie rijen voor het blok 23^, vijf rijen voor het blok 232··· en zeven rijen voor het blok 23^). Het eerste subnetwork 22 is uit alle verbindingen 22,......22 binnen de blokken samen- 5 gesteld, waardoor binnen een blok de verschillende verbindings- plaatsen van de naburige cellen met elkaar zijn doorverbonden om een voorafbepaalde logische functie te verkrijgen, terwijl het tweede subnetwerk 2k uit alle verbindingen 2l·,.....2h . i m tussen de blokken onderling is samengesteld, waardoor de ver-10 schillende verbindingsplaatsen met elkaar zijn verbonden, die voor het onderling doorverbinden van de verschillende blokken zijn bestemd. Hoewel door de afgebeelde blokken 23^-23^ het gehele oppervlak van de matrix 1U in beslag wordt genomen, zal uit de nog volgende beschrijving blijken, dat door de 15 blokken slechts een gedeelte van de matrix in beslag genomen behoeft te worden, terwijl de blokken ook verschillende breedten volgens de X'X-as zouden kunnen bezitten en onderling volgens de X’X-as en Y'Y-as van elkaar zouden kunnen zijn gescheiden. De voordelen van de toepassing van een zelfde 20 breedte zullen in het volgende nog duidelijker worden aangetoond. Verder zal blijken dat het netwerk 21 een subnetwerk 25 bevat om aan de schakelingen de bedrijfsspanningen te kunnen toevoeren.In general, the components of the components 18, 19, 20 of the same cell 17 as well as those of neighboring cells are mutually connected by means of a first sub-connection network 22 so that a block 23 is thus formed, whereby a predetermined logic function is interpreted, while the blocks thus determined are mutually joined again by a second subconnection network 2k, thereby forming with the first subnetwork 22 the metal network 21, which is characteristic of the type desired with regard to the device 10 position. The blocks are advantageously formed in such a way that they correspond to a predetermined arrangement in columns. In FIG. 6, an exemplary embodiment for dividing the matrix 1U into fifteen blocks 23 (23 ^ -23 ^), which are divided over four columns, each having a width of four cells 17 is given. Each block 23 consists in the direction of the axis X'X of four cells and 8103882 -9- according to the axis Y'Y of a variable number of rows of cells (three rows for the block 23 ^, five rows for the block 232 ·· And seven rows for block 23 ^). The first subnetwork 22 is composed of all connections 22, ...... 22 within the blocks, whereby within a block the different connection points of the neighboring cells are interconnected to obtain a predetermined logic function, while the second subnetwork 2k consists of all connections 2l ·, ..... 2h. It is assembled between the blocks, whereby the different connecting points are connected to each other, which are intended for interconnecting the different blocks. Although the illustrated blocks 23 ^ -23 ^ occupy the entire surface of the matrix 1U, it will become apparent from the following description that the blocks need only occupy a part of the matrix, while the blocks could also have different widths along the X'X axis and separated from each other along the X'X axis and Y'Y axis. The advantages of using the same width will be demonstrated even more clearly in the following. It will further appear that the network 21 contains a subnetwork 25 in order to be able to supply the operating voltages to the circuits.

In fig. T is een binnen een blok aangebracht stelsel van 25 verbindingen 22 afgebeeld, waarbij dit blok 23 door twee rijen van vier cellen wordt gevormd zoals bijvoorbeeld het blok 23γ van fig. 6. In fig. 7 is verder aangegeven hoe deze verbindingen in de praktijk worden uitgevoerd.Fig. T shows a system of 25 connections 22 arranged within a block, this block 23 being formed by two rows of four cells, such as, for example, block 23γ of Fig. 6. Fig. 7 further shows how these connections are be carried out in practice.

Het metalen verbindingsnetwerk 21 is in feite op klas-30 sieke wijze uit verschillende, boven elkaar geplaatste en door neerslaan van metaal verkregen lagen samengesteld, die onderling door isolatielagen van elkaar zijn gescheiden en door middel van gaten met elkaar in verbinding staan, die in de isolatielagen zijn aangebracht. Zoals in fig. 8 is geillus-35 treerd bevat het metalen doorverbindingsnetwerk 21 volgens dit uitvoeringsvoorbeeld drie metalliseringslagen, een binnenste 8103882 -10- i t laag 21a, een tussenlaag 2Vb en een "buitenste laag 21c. Eveneens op klassieke wijze is het netwerk 21 vervaardigd door van een stelsel^kanalan gebruik te maken, die voor dit doel ter hoogte van elke metaallaag 21a, 21b en 21c zijn aange-5 bracht, waardoor het netwerk wordt gevormd. Deze kanalen bestaan uit van te voren vastgelegde banen (die schematisch door lijnen in de figuur zijn aangegeven), die door de geleiders van de metaallagen voor het verbinden van twee punten in beslag moeten worden genomen. Een kenmerk van de uitvinding bestaat 10 uit het onderscheid ', dat tussen logische kanalen, die uitsluitend voor geleiders zijn bestemd, waardoor logische signalen worden overgebracht, en voedingskanalen wordt gemaakt, die uitsluitend voor geleiders voor het verdelen van de bedrijf sspanningen zijn bestemd. In het in fig. 8 afgebeelde 15 uitvoeringsvoorbeeld bevat de buitenste laag 21c zes logische kanalen 21c^,...., 21cg per cel, die zich tussen twee voedingskanalen 21c^, 21cg bevinden, bevat de tussenlaag 21b zeventien kanalen per cel, te weten veertien logische kanalen 21b^....,21by en 21b^Q,..,21b^g en drie voedingskanalen 21bg, 21b^, die 20 zich tussen de logische kanalen 21b^. en 21b^ bevinden, en 21b^, die zich tussen twee cellen 17 bevindt , en bevat de binnenste laag 21a zes logische en zich tussen de cellen uitstrekkende kanalen 21a^,....,21ag, die tussen twee naburige cellen 17 zijn aangebracht en dertien logische zich binnen de 25 cellen uitstrekkende kanalen 21a^,... ,21a^, die parallel aan de zich tussen de cellen uitstrekkende kanalen (fig. 7) lopen. Zoals uit fig. 7 blijkt bevinden zich in de laag 21a nog dertien zich binnen de cellen uitstrekkende (en niet geïdentificeerde) kanalen loodrecht op de voorafgaande en kana-30 len die zich tussen de cellen uitstrekken. Met betrekking tot de opbouw van het netwerk 21 kan worden opgemerkt dat het eerste subnetwerk 22 van de verbindingen binnen de blokken door alle kanalen van de binnenste laag 21a en een bepaald gedeelte van de kanalen van de tussenlaag 21b wordt gevormd, dit wil zeggen 35 bij het in fig. 7 afgebeelde uitvoeringsvoorbeeld de kanalen 21b1s 21b2, 21b3, 21h6, 21bn, 21^^, 21b15, 21bl6, en het 8103882 -11- tweede subnetwerk 2k voor de verbindingen tussen de blokken uitsluitend door de rest van de logische kanalen van de tussenlaag 21b en het stelsel logische kanalen van de buitenste laag 21c wordt gevormd, terwijl de voedingskanalen 5 uitsluitend voor het opnemen van de spanningsverdeelgeleiders voor de bedrijfsspanning zijn bestemd.The metal bonding network 21 is in fact classically composed of several superimposed layers of metal deposited on top of one another, which are mutually separated by insulating layers and which are interconnected by means of holes which are insulation layers are provided. As illustrated in Fig. 8, the metal interconnection network 21 of this exemplary embodiment comprises three metallization layers, an inner layer 8103882-10 it layer 21a, an intermediate layer 2Vb and an outer layer 21c. Also, the network 21 is manufactured in a classical manner by using a system of channels arranged for this purpose at the level of each metal layer 21a, 21b and 21c, thereby forming the network. These channels consist of predetermined paths (which are schematically shown by lines shown in the figure), which are to be occupied by the conductors of the metal layers for joining two points.A feature of the invention is the distinction, which exists between logic channels, which are intended only for conductors, through which logical signals are transmitted, and supply channels are created which are exclusively intended for conductors for distributing the operating voltages. 8 illustrative embodiment shown, the outer layer 21c contains six logic channels 21c ^, ...., 21cg per cell, which are located between two supply channels 21c ^, 21cg, the intermediate layer 21b contains seventeen channels per cell, namely fourteen logic channels 21b ^ ...., 21by and 21b ^ Q, .., 21b ^ g and three power channels 21bg, 21b ^, which are located between the logic channels 21b ^. and 21b ^, and is located between two cells 17, and the inner layer 21a contains six logical channels 21a ^, ...., 21ag extending between the cells, which are arranged between two adjacent cells 17 and thirteen logic channels 21a ^, ..., 21a ^ extending within the cells, which run parallel to the channels extending between the cells (Fig. 7). As can be seen from Fig. 7, the layer 21a still contains thirteen (and unidentified) channels extending within the cells perpendicular to the preceding and channels extending between the cells. With regard to the structure of the network 21, it can be noted that the first subnetwork 22 of the connections within the blocks is formed by all channels of the inner layer 21a and a certain portion of the channels of the intermediate layer 21b, i.e. 35 at the embodiment shown in Fig. 7 shows channels 21b1s 21b2, 21b3, 21h6, 21bn, 21 ^, 21b15, 21bl6, and the second subnetwork 2k 8103882-11 for the connections between the blocks exclusively through the rest of the logic channels of the intermediate layer 21b and the logic channel system of the outer layer 21c is formed, while the power supply channels 5 are intended solely for receiving the voltage distribution conductors for the operating voltage.

Een ander kenmerk van de uitvinding vordt in feite door de fysische scheiding van de logische subnetverken 22 en 2k en het subvoedingsnetverk 25 gevormd, waarbij een overlapping 10 slechts in het uitzonderlijke geval kan voorkomen dat dit op dringende wijze om redenen van verzadiging voor de vorming van een logisch subnetwerk wordt vereist. Door deze exclusieve toepassing van kanalen wordt in hoge mate het ontwerp van de algehele verbindingen vergemakkelijkt. In fig. 7 is de vorm-15 geving van een blok volgens de uitvinding afgeheeld, waarin bijvoorbeeld als voorafbepaalde functie een overdrachtsgenerator van een opteller voor vier bits is gerealiseerd, die met het blok 23j van fig. 6 (vier cellen langs de X'X-as en twee cellen langs de Y’Y-as) overeenkomt. Het op dit blok betrekking 20 hebbende logische subnetwerk 22 van de zich binnen een blok uitstrekkende verbindingen bevat dientengevolge alle verbindingen die door alle kanalen van de binnenste laag 21a kunnen worden opgenomen, waarbij deze verbindingen door dunne lijnen zijn aangegeven, en alle verbindingen die door de uitsluitend 25 voor het subnetwerk 22 van de tussenlaag 21b bestemde kanalen worden opgenomen, waarbij deze kanalen reeds in het bovenstaande zijn gedefinieerd en de hierbij behorende verbindingen in dikke lijnen zijn aangegeven.In fact, another feature of the invention is formed by the physical separation of the logical subnetworks 22 and 2k and the sub-powernetwork 25, where an overlap 10 can only exceptionally prevent it from being urgently required for saturation reasons to form a logical subnet is required. This exclusive use of channels greatly facilitates the design of the overall connections. Fig. 7 shows the design of a block according to the invention, in which, for example, as a predetermined function, a transfer generator of a four-bit adder is realized, which is coupled with the block 23j of Fig. 6 (four cells along the X ' X axis and two cells along the Y'Y axis). Accordingly, the logical subnetwork 22 of the links extending within a block pertaining to this block contains all connections that can be received by all channels of the inner layer 21a, these connections being indicated by thin lines, and all connections by the Only channels intended for the subnetwork 22 of the intermediate layer 21b are recorded, these channels having already been defined above and the associated connections are indicated in bold lines.

Volgens weer een ander kenmerk van de uitvinding bevat elk 30 blok 23 logische ingangs- en uitgangsverbindingsplaatsen 26 (fig. 7 en 8) die voor de uitsluitend vorming van het tweede logische subnetwerk 2k zijn bestemd, dat dienst doet om de blokken onderling met elkaar te verbinden, waarbij deze ver-bindingsplaatsen 26 zich op voorafbepaalde plaatsen bevinden.According to yet another feature of the invention, each block 23 contains logical input and output connection points 26 (FIGS. 7 and 8) intended for the sole formation of the second logical subnetwork 2k, which serves to interconnect the blocks with one another. these connection sites 26 are located at predetermined locations.

35 Bij voorkeur zijn deze plaatsen op symmetrische wijze ten opzichte van minstens één as verdeeld, die parallel aan één van 8103882 -12- ,/ de assen X'X of Y'Y loopt. Anderzijds wordt, zoals uit fig. 7 blijkt, door de symmetrie van de cellen ten opzichte van tenminste één as (evenwijdig aan X'X of Y'Y)-waarbij de in de figuur afgeheelde symmetrie ten opzichte van deze twee assen 5 aanwezig is - bewerkstelligd dat de blokken 23 eveneens aan deze symmetrie ('symmetrie volgens de assen y'Qxo, y'oyo) voldoen evenals de verbindingsplaatsen 26. Er wordt hierbij de aandacht op gevestigd, dat door de aangegeven assen xf x en y* y assen worden gevormd, die tussen de cellen door oooo 10 lopen vanwege het even aantal cellen parallel aan de X'X-as en de Y'Y-as in het blok 23γ, maar dat deze met de assen x'x en y'y van fig. 3 van een cel voor het geval zouden overeenkomen, dat het aantal cellen parallel aan de as X'X en Y'Y oneven zou zijn. Op deze wijze is het voor het beschouwde 15 geval mogelijk om met behulp van een zelfde bedradingspatroon door een blok dezelfde functie te laten vervullen, welk patroon bijvoorbeeld met het patroon 22 van het blok 23γ van fig. 7 overeenkomt, dat op een gegeven stelsel cellen (¾ x 2 cellen in fig. 7) kan worden toegepast, dat zich op een 20 willekeurige plaats in de matrix 1^ kan bevinden, alsmede volgens een gegeven richting (bijvoorbeeld die van fig. 7) kan zijn gericht, een vorm kan hebben die omgekeerd aan de richting van de as x'qxq is, een vorm kan hebben die omgekeerd aan de richting van de as y'^y^ is en een vorm kan hebben die 25 omgekeerd aan de richtingen van deze twee assen is. Of anders gezegd er bestaan, vier mogelijk heden om voor het vormen van een blok van een zelfde verbindingspatroon gebruik te maken, waarbij hieruit een zodanige keuze wordt gemaakt, dat het tweede logische subnetwerk hierdoor zo eenvoudig mogelijk 30 wordt en het gemakkelijkst om uit te voeren. Hieruit blijkt het voordeel om de cellen symmetrisch ten opzichte van de twee assen aan te brengen en de onderlinge afstanden tussen de assen al naar gelang deze asrichtingen gelijk aan elkaar te maken.Preferably, these locations are distributed symmetrically with respect to at least one axis, which runs parallel to one of the axes X'X or Y'Y. On the other hand, as can be seen from Fig. 7, the symmetry of the cells with respect to at least one axis (parallel to X'X or Y'Y) - where the symmetry shown in the figure with respect to these two axes is present - ensures that the blocks 23 also comply with this symmetry ('symmetry according to the axes y'Qxo, y'oyo) as well as the connection points 26. Attention is drawn to this, that the indicated axes xf x and y * y axes are formed, which pass through cells also because of the even number of cells parallel to the X'X axis and the Y'Y axis in block 23γ, but with the axes x'x and y'y of Fig. 3 of a cell would correspond in case the number of cells parallel to the axis X'X and Y'Y would be odd. In this way it is possible for the case under consideration to have the same function performed by a block by means of the same wiring pattern, which pattern corresponds, for example, to the pattern 22 of the block 23γ of Fig. 7, which on a given system of cells (¾ x 2 cells in Fig. 7) can be used, which can be located anywhere in the matrix 1 ^, and can be oriented in a given direction (for example, that of Fig. 7), have a shape which is inverse to the direction of the axis x'qxq, can have a shape that is inverse to the direction of the axis y'qyq and can have a shape that is inverse to the directions of these two axes. Or in other words, there are four possibilities to use the same connection pattern to form a block, whereby such a choice is made that this makes the second logical subnetwork as simple as possible and the easiest to implement. . This shows the advantage of arranging the cells symmetrically with respect to the two axes and making the mutual distances between the axes equal to each other according to these axis directions.

35 Een ander kenmerk van de uitvinding bestaat hierin om voor het vormen van het eerste subverbindingsnetwerk 22 een 8103882 -13- stelsel van verschillende, dikwijls voorkomende logische functies te bepalen, en om voor deze functies de hierbij behorende optimale bedrading te ontwerpen. In de praktijk verdient het de voorkeur om dit met de hand uit te voeren. Dit 5 heeft tot gevolg dat er dan een bibliotheek van blokken 23 ...Another feature of the invention consists in defining an 8103882-13 system of various common logic functions to form the first subconnection network 22, and designing the associated optimum wiring for these functions. In practice it is preferable to do this manually. This results in a library of blocks 23 ...

€L€ L

23 ter beschikking komt, die van te voren voor het realiseren n van deze functies zijn bepaald. Deze bibliotheek is zonder meer voor elke gebruiker voor het realiseren van een willekeurig type inrichting 10 volgens de uitvinding toegankelijk.23 that has been determined in advance for the realization of these functions. This library is readily accessible to any user for realizing any type of device 10 according to the invention.

10 Voor andere met speciale logische functies overeenkomende blokken moet het verloop van de bijbehorende verbindingen op speciale wijze worden ontworpen en wel met voordeel met behulp van de zogenaamde automatische bedradingsmethode. Hieruit blijkt het voordeel om aan de blokken een zelfde breedte te geven.10 For other blocks corresponding to special logic functions, the course of the associated connections must be designed in a special manner, advantageously using the so-called automatic wiring method. This shows the advantage of giving the blocks the same width.

15 Tenslotte is het subvoedingsnetwerk 25 zoals reeds in het bovenstaande is opgemerkt en in fig. 8 is aangegeven, op dezelfde wijze als de andere subnetwerken 22 en 2k ontworpen, dit wil zeggen door hiervoor uitsluitend specifieke kanalen (21bg, 21bp, 21^^, 21c^ en 21cg) te nemen. Volgens de uit-20 vinding zijn deze kanalen geheel en al door voedingsspannings- geleiders 2T voor de bedrijfsspanningen (VQ, V^, Vg, V^,....) bezet. Met andere woorden door de geleiders 27 wordt een rechthoekig mazennet gevormd, dat zich over de gehele matrix ik uitstrekt. Bovendien behoort bij elk knooppunt tussen een 25 voedingsgeleider 27 voor een gegeven spanning, die zich in een bepaalde laag bevindt, en een andere geleider 27, die voor het voeren van dezelfde bedrijfsspanning is bestemd en zich in een naburige laag bevindt, op systematische wijze een elektrische verbinding. Bovendien om aan de met betrekking tot fig. U 30 geformuleerde voorwaarde te voldoen, zijn de geleiders 27 die bijvoorbeeld tot taak hebben om de voedingsspanning V te verdelen, op systematische wijze met alle verbindingsplaatsen 20a van de matrix 1U verbonden.Finally, as already noted above and indicated in Figure 8, the sub-power network 25 is designed in the same manner as the other sub-networks 22 and 2k, ie through exclusively dedicated channels (21bg, 21bp, 21 ^^, 21c ^ and 21cg). According to the invention, these channels are entirely occupied by supply voltage conductors 2T for the operating voltages (VQ, V ^, Vg, V ^, ....). In other words, a rectangular mesh net is formed by the conductors 27, which extends over the entire matrix I. In addition, each node between a supply conductor 27 for a given voltage, which is in a given layer, and another conductor 27, which is intended to carry the same operating voltage and which is in an adjacent layer, systematically electrical connection. In addition, in order to meet the condition formulated with respect to FIG. U 30, the conductors 27, which have the task, for example, of distributing the supply voltage V, are systematically connected to all the connection points 20a of the matrix 1U.

Ten einde de met de uitvinding verkregen voordelen optimaal 35 te maken, biedt het voordeel om de buffers 15 en de spanningsbronnen 16 (fig. 1) eveneens op dezelfde wijze als een blok 23 8103882 . / i -ifc- uit te voeren. Op deze wijze wordt dank zij de uitvinding door het metalen verbindingsnetwerk voor een inrichting 10 van een gegeven type een minimale ruimte in beslag genomen, zodat het aanbrengen door diffusie van de componenten in de 5 substraat 11 met een grotere dichtheid kan worden uitgevoerd en de grootte van de substraat dientengevolge kan worden verkleind.In order to optimize the advantages obtained with the invention, the advantage of using the buffers 15 and the voltage sources 16 (fig. 1) also in the same manner as a block 23 8103882. / i -ifc-. In this way, thanks to the invention, the metal connection network for a device 10 of a given type takes up a minimum of space, so that the application by diffusion of the components in the substrate 11 can be carried out with a greater density and the size of the substrate can be reduced as a result.

81038828103882

Claims

1. A device comprising, under high density, a number of integrated circuits of the type consisting of a substrate, as well as a number of cells formed on a plane of this substrate, each of which contains an assembly of components, and a metal connection network which said face of the substrate is configured to interconnect said components and / or said cells and to each other, characterized in that said cells (17) are arranged in the form of a matrix (1U) and with regard to their number, their respective characteristic properties and their mutual position in the cell, contain the same assembly of components (18, 19, 20); and in that the components of the same cell and possibly of neighboring cells are connected by a first subconnection network (22) of said metal network (21) so that a block (23) is thus formed by which a predetermined logic function is performed; and in that said metal network includes a second sub-connection network (21) to interconnect the said blocks.

Device according to claim 1, characterized in that said mutual position of the components (18, 19,20) of a cell (17) is symmetrical with respect to at least one axis of a coordinate system (x'x, y'y ) which runs parallel to the axes (X'X, ΥΎ), thereby defining the matrix (Th).

Device according to claim 1 or 2, characterized in that the cells (17) are equidistant in the direction of at least one axis (X'X, Y'Y) of the matrix and mutually symmetrical with respect to be at least one axis of a coordinate system parallel to the axes of the matrix. h. Device according to any one of the preceding claims 1 to 3, characterized in that each block of said blocks (23) is formed with an assembly of cells which is oriented in the direction of one axis (X'X) of the matrix contains the same predetermined number (four - fig. 6) of cells (17). 8105882: '/ -i 6-

Device according to claim, characterized in that said blocks (23) are arranged in the direction of an axis (II) of the matrix in the form of columns (FIG. 6), each column having a predetermined number blocks 5 matches.

Device according to any one of the preceding claims 1 to 5j, characterized in that said blocks (23) comprise input and output connection elements (26) which are arranged at predetermined locations and symmetrical with respect to one another. be at least one axis of a system of axes which runs parallel to the axes of the matrix and through which the blocks are mutually connected by means of said second subnetwork (2 * 0).

Device according to any one of the preceding claims 15 to 6, characterized in that said first and second subnetwork (22, 20, respectively, is formed according to channels which are assigned exclusively to these networks. according to any one of the preceding claims 20 to 7, characterized in that said network (21) comprises a sub-power network (25) which is implemented according to predetermined channels.

The device according to claim 8, characterized in that said sub-power network (25) comprises a set of conductors 25 (27) through which said predetermined channels are systematically and fully occupied, the conductors (27) of a layer for a predetermined voltage at each node (28) is systematically connected to the respective conductors (27) of another layer.

10. Device substantially as described in the description and / or depicted in the figures. 8103882