NL192228C - Interruptsysteem. - Google Patents

Description

1 192228

Interruptsysteem

De uitvinding heeft betrekking op een interruptsysteem voor gebruik bij elke processor van een met meerdere processors uitgerust communicatie- of telefoonnetwerk, welk netwerk systeemadres- en data-5 communicatielijnen omvat waarover niet-interrupt adres- en datasignalen worden overgedragen, en waarbij een processor acties van een andere, reagerende processor kan verzoeken onafhankelijk van de toestand van de andere processors.

Meervoudige verwerking is een standaardmethode geworden bij telefoon- en rekenstelsels om het mogetijk te maken, dat een groot aantal onafhankelijke processen gelijktijdig optreedt, die elk een minimale 10 behoefte bezitten om met elkaar te communiceren. Bij dergelijke multiverwerkingsstelsels doen zich problemen voor, doordat het dikwijls nodig is, dat één onafhankelijke processor een andere van de processors in het netwerk onderbreekt. Detgelijke onderbrekingen worden bijvoorbeeld gebruikt om de taak van de andere processors te wijzigen.

Tegenwoordig wordt gebruik gemaakt van drie basisbenaderingen. Deze zijn: (1) een volledig onderling 15 verbonden netweik van onderbrekingen; (2) zeer bepaalde stelseUijncycil; en (3) het onderzoeken van vlaggen in een lokaal geheugen.

Bij de eerste constructie treedt een zeer bepaald onderbrekingssignaal uit elke processor in het netwerk naar de andere processors op. Voor grote stelsels wordt het aantal onderbrekingsverbindingen moeilijk te hanteren. Bij de tweede benadering zijn extra signaalbanen tussen de processors nodig om een onder-20 scheid te maken tussen onderbrekingsperioden en normale geheugenoverdrachtsperioden. De derde benadering vereist, dat elke processor regelmatig bepaalde geheugenplaatsen onderzoekt om vast te stellen of al dan niet een onderbreking heeft plaatsgevonden.

Een interruptsysteem van het in de aanhef genoemde type is bekend uit het Britse octrooischrift 2.059.125. Dit bekende systeem omvat een speciale interruptverzoekleiding voor het versturen van een 25 interruptverzoeksignaa! naar een voorwaardelijk interrumpeerorgaan, dat het identiteit-adres van de processor vergelijkt met het over de adresbus verschafte bestemmingsadres.

De uitvinding beoogt een eenvoudiger interruptsysteem te verschaffen. Meer in het bijzonder beoogt de uitvinding een interruptsysteem te verschaffen waarbij geen afzonderlijke, voor de interruptverzoeken bestemde communicatieleiding aanwezig is.

30 Daartoe is volgens de uitvinding een interruptiesysteem van het in de aanhef genoemde type, gekenmerkt door organen omvattende een eerst-in-eerst-uit (FIFO) geheugen voor het in een queue opstellen van interruptvectorboodschappen die van een verzoekende processor zijn gericht naar een bijzondere of reagerende processor en via genoemde communicatielijnen direct van de verzoekende processor zijn ontvangen, zonder tussenkomst van een andere processor; organen die, in exclusieve respons op de 35 interruptvectorboodschappen over genoemde communicatielijnen, genoemde boodschappen opslaan in het FIFO-geheugen van de reagerende processor; en slechts door de reagerende processor bestuurde organen om sequentieel aan de reagerende processor een interruptsignaal te verschaffen voor elke genoemde in een queue opgestelde vectorboodschap.

Aldus wordt een interruptsignaa! behandeld als informatie die wordt verzonden over conventionele 40 communicatieleidingen, en dit signaal kan worden verzonden tijdens de standaardbuslees- en schrijfcycli van het systeem.

Het verwerken van sequentiële onderbrekingen uit een aantal bronnen wordt mogelijk gemaakt door een zich ter plaatse van elke processor bevindend ’’hardware” FIFO-register, welk register dient om door ontvangen onderbrekingsberichten in een queue te rangschikken en een werkelijk onderbrekingssignaal aan 45 de lokaal bijbehorende processor te verschaffen.

Een zendende processor gebruikt de stelselcommunicatielijn en adresseert de bij een bepaalde beoogde processor behorende onderbrekings-FIFO. Daarna wordt een onderbrekingsbericht over de normale stelselinformatie-communicatiebaan naar de FIFO gezonden. Wanneer het bericht het uitgangsregister van de FIFO bereikt, wordt een signaal naar de processor gezonden. De processor neemt dan de in het 50 FIFO-uitgangsregister opgeslagen informatie af. De informatie kan alle gegevens bevatten, die voor de processor nodig zijn, of de informatie kan wijzen naar een plaats in lokaal geheugen, welke plaats op een voor het gehele stelsel geldende basis terzijde wordt gesteld. Onder gebruik van een dergelijke constructie bevat de geheugenplaats de informatie, welke door de processor moet worden gebruikt voor het onderbreken van de verwerking.

55 Opgemerkt wordt, dat op zich uit het artikel ’’Processor Interrupt Buffer Mechanism” van P.D. Dodd et al in IBM Technical Disclosure Bulletin, Volume 15, Nr. 1, juni 1972, blzn. 104-105, een systeemprocessor bekend is, waarin de opslag van interrupt-informatie wordt verschaft in een rij met een variabele lengte.

192228 2

De uitvinding zal onderstaand nader worden toegelicht onder verwijzing naar de tekening. Daarbij toont: figuur 1 een totaal stelseldiagram van een multiprocessorstelsel; figuur 2 een geëxpandeerd schema van een van de in het stelsel volgens figuur 1 afgebeeide processor-modulen; en 5 figuur 3 een uitvoering van de geheugenruimte van het multiprocessorstelsel volgens figuur 1.

In figuur 1 vindt men een multiprocessorstelsel, dat voorzien is van een aantal individuele processors 10, 20, 30, 40, en die elk in staat zijn onafhankelijk te werken teneinde processen uit te voeren, gebaseerd op informatie, die over de lijn 105 wordt geleverd.

10 Voordat nader wordt ingegaan op de werking van het onderbrekingsschema zal eerst een overzicht van de werking en de onderdelen van elke processor worden gegeven. In dit opzicht toont figuur 2 een lijnkoppelinrichting 11, welke dient om informatie naar en uit de stelsellijn 105 te voeren. Deze koppel-inrichting is bestemd om twistproblemen op te lossen, zodat meer dan een processor geen informatie op eenzelfde moment naar de lijn zendt. Een dergelijke koppelinrichting kan van het type zijn, aangegeven in 15 Intel Multibus interfacing, Intel publicatie nr. 9800587A. Men kan natuuriijk ook andere inrichtingen gebruiken om ervoor te zorgen, dat twisten tussen multiprocessors, die om de gemeenschappelijke lijn wedijveren, worden opgelost. De koppelinrichting 11 voorziet ook in een adrescodering, zodat informatie, welke bestemd is voor de bijbehorende processor, van de lijn kan worden verwijderd en op de juiste wijze kan worden opgeslagen.

20 De CPU 15 kan elk type processor zijn, dat bestemd is voor het uitvoeren van een willekeurig type procesfunctie. Een voorbeeld is de INTEL 8096 microprocessor. Het gedeelde geheugen 13 kan uit elk willekeurig type vrij toegankelijk geheugen bestaan, zoals Mostek MK 4802. De programmeerbare onderbrekingsregelaar 14 kan bestaan uit een INTEL 8259A, welke dient voor het ontvangen van een onderbrekingssignaal en het op een bepaalde wijze verwerken van dit signaal om te veroorzaken, dat de 25 CPU 15, zo spoedig als redelijk is de taak, welke de CPU vervulde, beëindigt en de onderbreking verwerkt. DE FIFO-onderbrekingsqueue 12 kan een Fairchild 9403 zijn, welke een eerst-in-eerst-uit (FIFO) geheugen is. De processor 10, weergegeven in figuur 2, kan ook bijvoorbeeld een INTEL iSBC 86/12A Single Board Computer zijn, met toevoeging van de FIFO-onderbrekingsqueue bij een juiste adrescodering.

Het blijkt, dat in het multiprocessorstelsel volgens figuur 1 geen maatregelen zijn getroffen om de 30 verschillende processors zodanig te bedraden, dat een onderbrekingssignalering optreedt, zoals het geval is bij de bekende inrichtingen, bijvoorbeeld de inrichting, aangegeven in de INTEL Multibus Specification. Derhalve kan tengevolge van deze opstelling elk willekeurig aantal processors aan de lijn worden toegevoegd of daarvan worden verwijderd met slechts een toewijzing van geheugenruimte.

Zoals weergegeven in figuur 3, bezit het stelsel een geheugenruimte, welke is toegewezen op een voor 35 het gehele stelsel geldende basis, welke ruimte dient voor het verwerken van de onderbrekingen. Elke processor heeft een te identificeren FIFO-adresplaats binnen het bijbehorende locale geheugen en deze ruimte is voor alle processors toegankelijk. Een voordeel van een dergelijke constructie is, dat het locale geheugen door elke willekeurige andere processor kan worden geadresseerd en informatie kan worden teruggewonnen uit het locale geheugen, dat bijvoorbeeld uitsluitend bij de zendende processor behoort.

40 Derhalve behoeft de zendende processor niets anders ten aanzien van de beoogde processor te "weten’' dan de stelselgeheugenkaart om onderbrekingsberichten te zenden. Deze werking zal hierna meer gedetailleerd worden besproken.

In figuur 3 is de onderbrekingsinformatie getoond, weergegeven door plaats C+1 tot D in de gedeelde geheugenruimte. Deihalve maakt het in het geheugen aanwezige adresseerschema, dat door de stelsellijn 45 wordt gebruikt, het mogelijk, dat een willekeurig processor een gedeelte van of alle locale bronnen daarvan met andere stelsellijnmeesters deelt. Deze benadering vóórziet in een uniform hulpbronadressering over het netwerk aangezien processors op een afstand gelegen hulpbronnen op precies dezelfde wijze adresseren als dat zij hun locale geheugen zouden adresseren.

Zoals aangegeven in figuur 1 en 3 maakt de FIFO-onderbrekingsqueue 12, behorende bij elke processor, 50 deel uit van de gedeelde hulpbronnen van die processor, welke voor alle andere processors toegankelijk zijn. Asynchrone "hardware” en ”software”-onderbrekingen worden onder gebruik van deze FIFOs over de stelsellijn 105 overgedragen. Voor een onderbrekingsweiking registreert de bronprocessor een onderbrekingsvector (welke het type onderbreking omschrijft) in de FIFO-onderbrekingsqueue van de gewenste processor. Deze vector wordt opgesteld achter andere onderbrekingsvectoren, die eerder naar de 55 gewenste processor zijn gezonden. Deze vectoren bewegen zich door de FIFO-onderbrekingsqueue en onderbreken een voor een de gewenste processor op een wijze, zoals in de eerste plaats wordt bepaald door de programma-onderbrekingsregelaar en in de tweede plaats door de besturingsvector aan de uitgang 3 192228 van de FIFO-onderbrekingsqueue.

Het stelsellijnarbitragemechanisme, de lijnkoppelinrichtingen 11, 21,31,41, stellen de onderbrekings-verzoeken uit de multiple bronnen in serie op en de FIFO-onderbrekingsqueuen 12, 22, 32,42 voorzien in de buffering, welke nodig is om de wachtende vectoren vast te houden totdat de processor hen van dienst 5 kan zijn. De diepte en de breedte van elke FIFO-onderbrekingsqueue is ontwerpkeuze, waarbij de diepte wordt bepaald door het aantal nog niet afgedane onderbrekingen, dat bij elke processor in het stelsel aanwezig kan zijn, terwijl de breedte wordt bepaald door óf het aantal bepaalde onderbrekingstypen, die door een processor moeten worden verwerkt, óf door het aantal infomnatiebits op de stelsellijn.

Bij deze benadering voor het verwerken van onderbrekingen wordt gebruik gemaakt van beschikbare 10 stelsellijnhulpbronnen zonder speciale lijnonderbrekingssignalen of lijnperioden. Indien de onderbrekings-queue van de gewenste processor vol is, zal een lijnfout optreden, welke de bron informeert, dat de onderbreking niet is afgeleverd. Door ’’software” in de bronprocessor zullen hernieuwde pogingen tot aflevering worden gedaan. Aangezien geen ’hardwiring’ nodig is, kunnen processors zonder moeilijkheden worden toegevoegd of worden verwijderd.

15 Ter illustratie zal een bepaald geval gedetailleerd worden beschouwd, en wel waarbij de processor 30 (figuur 1) de processor 20 onderbreekt. Dit geval geldt voor de stippellijn in figuur 1, waarbij: (1) de processor 30 de lijn 105 verwerft; (2) de bronprocessor 30 n informatiebits (welke de onderbrekingsvector voorstellen) aan de onderbrekings-queue van de gewenste processor 20 toevoert. De wetkelijke overdracht van informatie geschiedt met een 20 geheugenregistratieperiode onder bestuur van de processor 30; (3) de onderbrekingsvector wordt in de onderbrekingsqueue van de FIFO 22 van de gewenste processor 20 opgeslagen; (4) de opgesiagen onderbrekingsvector beweegt zich door de onderbrekingsqueue 22 een een signaal, welke dit feit voorstelt, wordt nu via het niet-leeg-(ORE)-signaal van het uitgangsregister toegevoerd aan de 25 programmeerbare onderbrekingsregelaar (PIC) 24; (5) de PIC levert onder gebruik van de bijbehorende vooraf geprogrammeerde maskers en prioriteiten een onderbrekingssignaal aan de centrale processoreenheid (CPU) 25; (6) de CPU 25 leest onder bestuur van het onderbrekingssignaal de onderbrekingsvector uit de onderbrekingsqueue 22 uit en verwerkt deze onderbreking.

30 Een alternatief voor de bovengenoemde stap (6) is, dat de in de FIFO-onderbrekingsqueue aanwezige vector, in plaats van dat deze de werkelijke onderbrekingsbesturingsinformatie bevat, naar een bepaalde plaats in het gedeelde geheugen kan wijzen. In een dergelijke situatie levert de zendende processor 30 een adresplaats in het gewenste gedeelde geheugen, behorende tot informatie, die op een bepaalde wijze bij de zendende processor behoort. Deze plaats bevat dan de informatie, die bij de werkelijke onderbreking 35 behoort.

De gedeelde geheugens van alle processors kunnen derhalve worden voorzien van een gemeenschappelijke stel onderbrekingsbesturingsberichten. In een dergelijke situatie behoeft de zendende processor slechts de adreslocatie van het gewenste onderbrekingstype uit te zenden. De gewenste processor zal dan onder bestuur van de informatie, die in de FIFO-onderbrekingsqueue aanwezig is, het locale geheugen 40 adresseren en de onderbreking uitvoeren in overeenstemming met de daarin vooraf op het aangegeven adres opgeslagen informatie. Zoals reeds is besproken, is de reden, dat dit kan geschieden, daarin gelegen, dat het stelsel in zijn geheel adresruimte deelt en derhalve ten aanzien van een bepaalde onderbreking dezelfde vector (onderbrekingsbericht) aan elke willekeurige processor kan worden toegevoerd.

Onder gebruik van het bovenbeschreven onderbrekingssysteem behoeft de CPU niet steeds procestijd te 45 gebruiken voor het ondervragen van een vlagbit om vast te stellen of een onderbrekingssignaal op verwerking wacht aangezien het werkelijke onderbrekingssignaal op een bevestigende wijze aan de CPU via de FIFO-onderbrekingsqueue slechts wordt toegevoerd wanneer een onderbrekingsvector aanwezig is. Aangezien het geheugen gemeenschappelijk wordt gedeeld, is het mogelijk berichten te zenden, welke langer zijn dan anders tijdens een enkele periode kunnen worden gezonden aangezien het uitgezonden 50 bericht het adres van locaal opgeslagen informatie kan bevatten, welke informatie, indien deze uit de zendende processor wordt uitgezonden, meer dan een dergelijke periode zou vereisen.

De FIFO-onderbrekingsqueue dient als een queue voor het ontvangen en opslaan van een groot aantal onderbrekingsberichten uit vele processors. Meer in het bijzonder is het stelsel zodanig uitgevoerd, dat het slechts één dergelijke onderbreking uit elke zendende processor op een bepaald moment verwerkt, 55 waardoor de zendende processor dan volgende onderbrekingen, die naar dezelfde gewenste processor moeten worden gezonden, kan verwerken. Bij een dergelijk stelsel behoeft de FIFO-onderbrekingsqueue slechts een zo grote lengte te hebben, dat één onderbreking uit elke andere processor wordt verwerkt. Het

Claims (4)

192228 4 is evenwel mogelijk meervoudige onderbrekingen uit eenzelfde processor toe te staan en wel eenvoudig door de FIFO-onderbrekingsqueue langer te maken. Verder is het mogelijk de onderbrekingen een bepaalde prioriteit te geven afhankelijk van een aantal factoren, zoals het onderbrekingstype, de zendende processor, enz. Dit kan geschieden door een aantal FIFO-registers te gebruiken, waarbij het ondeibrekingsbericht öf 5 direct naar een bepaald register van de registers wordt geadresseerd öf doordat gebruik wordt gemaakt van een opgeslagen programmabesturing om de onderbrekingen wanneer deze binnenkomen te sorteren. Wanneer de ingangsvector eenmaal in een bepaald FIFO-register is opgeslagen, worden de uitgangssignalen uit de FIFO-registers volgens een bepaald type van prioriteit aan de CPU toegevoerd, waarbij de meest eenvoudige vorm hiervan is dat één FIFO-register wordt geleegd voordat naar vectoren in een ander 10 FIFO-register wordt gekeken. Bij weer een andere constructie kan gebruik worden gemaakt van het gedeelde geheugen en de processor tezamen om te bepalen welke onderbreking als volgende moet worden verwerkt. Het is verder duidelijk, dat ofschoon het bovenbeschreven multiprocessoronderbrekingsstelsel is weergegeven als een ’’hardwired” locaallijnstelsel, er geen practische beperking is opgelegd aan de wijze 15 waarop de processors met elkaar kunnen worden verbonden en dat deze onderlinge verbinding grote geografische gebieden kan overspannen, waarbij de enige eis is, dat de bronprocessor in staat moet zijn om onderbrekingsinformatie naar de onderbrekingsqueue van de gewenste processor te richten. 20 Conclusies

1. Interruptsysteem voor gebruik bij elke processor van een met meerdere processoren uitgerust communicatie- of telefoonnetwerk, welk netwerk systeemadres- en datacommunicatielijnen omvat waarover niet-interrupt adres- en datasignalen worden overgedragen, en waarbij een processor acties van een 25 andere, reagerende processor kan verzoeken onafhankelijk van de toestand van de andere processoren; gekenmerkt door: organen (12) omvattende een eerst-in-eerst-uit (FIFO) geheugen voor het in een queue opstellen van interruptvectorboodschappen die van een verzoekende processor zijn gericht naar een bijzondere of reagerende processor en via genoemde communicatielijnen (105) direct van de verzoekende processor 30 zijn ontvangen, zonder tussenkomst van een andere processor; organen (11, 12) die, in exclusieve respons op de interruptvectorboodschappen over genoemde communicatielijnen, genoemde boodschappen opslaan in het FIFO-geheugen (12) van de reagerende processor; en slechts door de reagerende processor bestuurde organen (14) om sequentieel aan de reagerende 35 processor een interruptsignaal te verschaffen voor elke genoemde in een queue opgestelde vector-boodschap.

2. Systeem volgens conclusie 1, met het kenmerk, dat elke genoemde interruptvectorboodschap over het netwerk wordt overgedragen onder gebruikmaking van de zelfde media (105) en het zelfde protocol als welke gebruikt worden door andere tussen genoemde processoren uitgewisselde data.

3. Systeem volgens conclusie 2, met het kenmerk, dat de verschafte interruptvectorboodschappen uit de FIFO-queue (12) worden gebruikt om aan de reagerende processor functies aan te duiden welke genoemde reagerende processor moet uitvoeren.

4. Systeem volgens conclusie 2, gekenmerkt door organen (13) omvattende een geheugen met daarin adresplaatsen die gemeenschappelijk door al de processoren worden gedeeld, voor het opslaan van 45 informatie met betrekking tot interrupttaken, welke organen adresseerbaar zijn door een ontvangende processor op basis van de interpretatie van de ontvangende processor van de in het FIFO-geheugen in een queue opgestelde interruptvectorboodschappen. Hierbij 3 bladen tekening