NL1006803C2 - Implanting nitride to produce gate oxide with different-thickness in hybrid and insertion ULSI - Google Patents

Implanting nitride to produce gate oxide with different-thickness in hybrid and insertion ULSI Download PDF

Info

Publication number
NL1006803C2
NL1006803C2 NL1006803A NL1006803A NL1006803C2 NL 1006803 C2 NL1006803 C2 NL 1006803C2 NL 1006803 A NL1006803 A NL 1006803A NL 1006803 A NL1006803 A NL 1006803A NL 1006803 C2 NL1006803 C2 NL 1006803C2
Authority
NL
Netherlands
Prior art keywords
region
substrate
oxide
thickness
mos devices
Prior art date
Application number
NL1006803A
Other languages
Dutch (nl)
Inventor
Shih-Wei Sun
Meng-Jin Tsai
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to NL1006803A priority Critical patent/NL1006803C2/en
Application granted granted Critical
Publication of NL1006803C2 publication Critical patent/NL1006803C2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Abstract

Production if an IC device requires the following steps to be performed - Provide semiconductor substrate with surface and that substrate has a 1st area, which will generate 1st MOS devices and a 2nd area which will generate several 2nd MOS devices; - Provide 1st dopant of 1st density on 1st area surface of substrate; - Provide 2nd dopant of 2nd density on 2nd area surface of substrate; - Oxidation substrate surface in single oxidation process, and generate oxide with 1st thickness on 1st area, and generate oxide with 2nd different thickness on 2nd area of substrate; - Generate 1st MOS device with 1st thickness oxide on 1st area, and generate 2nd MOS device with 2nd thickness oxide on 2nd area of substrate.

Description

DIFFERENTIËLE GATE-OXIDEDIKTE DOOR STIKSTOFIMPLANTATIE VOOR GEMENGDE-MODUS- EN INGEBEDDE VLSI-SCHAKELINGENDIFFERENTIAL GATE-OXIDE THICKNESS THROUGH NITROGEN IMPLANTATION FOR MIXED MODE AND EMBEDDED VLSI CIRCUITS

De onderhavige uitvinding heeft betrekking op de fabricage van 5 geïntegreerde schakelinrichtingen die verschillende dikten van gate-óxiden op het oppervlak van een substraat omvatten.The present invention relates to the manufacture of 5 integrated switching devices comprising different thicknesses of gate oxides on the surface of a substrate.

Veldeffecttransistoren (FET’s) zijn een van de meest wijd en zijd gebruikte inrichtingen in geïntegreerde schakelingen, omdat FET-scha-kelingen zodanig gemaakt kunnen worden dat deze een grote verscheiden-10 heid aan functies uitvoeren en FET-inrichtingen gefabriceerd kunnen worden die zeer reproduceerbare en voorspelbare eigenschappen hebben. Een ander voordeel van FET-inrichtingen is dat deze zeer klein gemaakt kunnen worden en dicht op elkaar gepakt kunnen worden. Een typische FET bestaat uit source- en drain-elektroden die op afstand van elkaar 15 liggen in een substraat aan elke zijde van een kanaalgebied en uit een geleidende gate-elektrode die van het kanaalgebied door middel van een gate-oxidelaag is gescheiden. De FET wordt gevormd op een oppervlak van een silicium- of ander halfgeleidersubstraat dat een achtergrond-dotering van een eerste geleidbaarheidstype heeft. Een laag van gate-20 oxide wordt op het oppervlak van het substraat voorzien, in het algemeen door thermische oxidatie om zo een uniforme en dichte oxidelaag te verschaffen die een voorspelbare dikte en een voorspelbaar en laag niveau van gefixeerde lading heeft. De gate-elektrode wordt vervolgens gevormd door het neerslaan en patronen aanbrengen in een laag van 25 polysilicium, die geleidend gemaakt kan worden door "in situ" dotering tijdens het aanbrengen of door diffusie of ionenimplantatie na het neerslaan. Vaak wordt een laag van een geleidend materiaal zoals metaal of metaalsilicide aangebracht op de laag van polysilicium om de soortelijke weerstand van de gate-elektrode te reduceren. De source-30 en drain-elektroden worden gevormd in het substraat door middel van ionenimplantatie van onzuiverheden van het tweede geleidbaarheidstype, waarbij de gate-elektrode als een masker fungeert, zodat de source-, drain- en kanaalgebieden zelf-uitgericht zijn met de gate-elektrode.Field effect transistors (FETs) are one of the most widely used devices in integrated circuits, because FET circuits can be made to perform a wide variety of functions and FET devices can be manufactured that are highly reproducible and have predictable properties. Another advantage of FET devices is that they can be made very small and packed closely together. A typical FET consists of source and drain electrodes spaced apart in a substrate on either side of a channel region and of a conductive gate electrode separated from the channel region by a gate oxide layer. The FET is formed on a surface of a silicon or other semiconductor substrate that has a background doping of a first conductivity type. A gate-20 oxide layer is provided on the surface of the substrate, generally by thermal oxidation to provide a uniform and dense oxide layer that has a predictable thickness and a predictable and low level of fixed charge. The gate electrode is then formed by deposition and patterning in a layer of polysilicon which can be made conductive by "in situ" doping during application or by diffusion or ion implantation after precipitation. Often a layer of a conductive material such as metal or metal silicide is applied to the layer of polysilicon to reduce the resistivity of the gate electrode. The source-30 and drain electrodes are formed in the substrate by ion implantation of impurities of the second conductivity type, the gate electrode acting as a mask, so that the source, drain and channel regions are self-aligned with the gate -electrode.

FET-bedrijfskarakteristieken worden bepaald door veel verschil-35 lende aspecten van de FET-structuur inclusief de dikte van de gate-oxidelaag. De bovenste grens van de bedrijfsspanning van de FET wordt grotendeels afgeleid van de spanning waarbij de gate-oxidelaag diëlek-trische doorslag ondergaat, die op zijn beurt grotendeels wordt be- 1006803 2 paald door de dikte van de gate-oxidelaag. Omdat FET's die in verschillende toepassingen worden gebruikt ontworpen zijn om bij verschillende bedrijfsspanningen te werken, omvatten FET's in praktische toepassingen verschillende dikten van gate-oxidelagen om zich aan de 5 verschillende bedrijfsspanningen aan te passen. FET’s kunnen ook verschillende dikten van gate-oxide hebben om ofwel hoge-snelheidsbedrijf (dunnere gate-oxide) ofwel lage lekkage (dikkere gate-oxide) mogelijk te maken. Derhalve kunnen FET's binnen geheugeninrichtingen worden gevormd die één dikte van gate-oxide hebben, terwijl FET's in logische 10 hoge-snelheids-, laagspannings-schakelingen een tweede, aanzienlijk dunnere gate-oxidelaag kunnen hebben. Meestal zijn geheugen- en logische schakelingen gescheiden op afzonderlijke chips. Wanneer geheugen-en logische schakelingen op afzonderlijke chips worden gevormd, worden de gewenste gate-oxidedikten bereikt door het gebruik van verschillen-15 de universele thermische oxidatieprocedures tijdens de fabricage voor het groeien van de verschillende dikten van gate-oxiden. Verschillende dikten van gate-oxide worden gemakkelijk verschaft door de verschillende substraten gedurende verschillende tijdsperioden aan oxiderende omgevingen bloot te stellen.FET operating characteristics are determined by many different aspects of the FET structure including the thickness of the gate oxide layer. The upper limit of the operating voltage of the FET is largely derived from the voltage at which the gate oxide layer undergoes dielectric breakdown, which in turn is largely determined by the thickness of the gate oxide layer. Because FETs used in different applications are designed to operate at different operating voltages, in practical applications FETs include different gate oxide layer thicknesses to adapt to the 5 operating voltages. FETs can also have different gate oxide thicknesses to allow either high speed operation (thinner gate oxide) or low leakage (thicker gate oxide). Thus, FETs can be formed within memory devices that have one gate oxide thickness, while FETs in logic high-speed, low-voltage circuits can have a second, considerably thinner gate oxide layer. Usually memory and logic circuits are separated on separate chips. When memory and logic circuits are formed on separate chips, the desired gate oxide thicknesses are achieved by using different universal thermal oxidation procedures during manufacture to grow the different thicknesses of gate oxides. Different gate oxide thicknesses are readily provided by exposing the different substrates to oxidizing environments for different periods of time.

20 Onlangs is er een toenemend aantal chipontwerpen voorgesteld, die schakelingen op één enkele chip zouden omvatten die gebruik maken van FET's met verschillende dikten van gate-oxiden, ofwel voor het verkrijgen van verschillende bedrijfsspanningen ofwel voor het variëren van andere bedrijfskarakteristieken. Er zijn bijvoorbeeld chipontwer-25 pen voorgesteld die logische schakelingen omvatten die gebruik maken van FET's die dunnere gate-oxidelagen hebben en die geheugenschakelin-gen omvatten die gebruik maken van FET's die dikkere gate-oxidelagen hebben. Om deze ontwerpen succesvol te implementeren is het nodig om FET's te vormen die verschillende gate-oxidedikten op dezelfde chip 30 hebben. Dit kan worden bereikt door het maskeren van delen van de chip en het uitvoeren van verschillende thermische oxidatieprocessen voor elk van de verschillende delen van de chip. Het zal duidelijk zijn dat implementatie van de veelvoudige maskeerstappen en veelvoudige thermische oxidatiestappen kenmerkend zeer gecompliceerd is. Om de integri-35 teit van een gate-oxidelaag te handhaven is het nodig om de gate-oxidelaag te bedekken met de polysiliciumlaag die gevormd zal worden in de gate-elektroden van de FET's in dat gebied voordat andere ver-werkingsstappen uitgevoerd zullen worden. Als een chipontwerp FET's J006803 ' 3 vereist die veelvoudige verschillende gate-oxidedikten hebben, zou het derhalve noodzakelijk zijn om de chip te maskeren op een wijze die alleen die delen van de chip blootlegt waar FET's die een eerste dikte van gate-oxide omvatten gevormd moeten worden. De blootgelegde delen 5 van de chip worden dan thermisch geoxideerd en er wordt polysilicium over de chip aangebracht. De polysiliciumlaag moet dan worden verwijderd over die andere delen van de chip waar andere dikten van gate-oxide gegroeid moeten worden. Dit proces wordt herhaald voor elk van de verschillende dikten van gate-oxide die gevormd moeten worden op de 10 chip.Recently, an increasing number of chip designs have been proposed, which would include single chip circuitry using FETs with different thicknesses of gate oxides, either to obtain different operating voltages or to vary other operating characteristics. For example, chip designs have been proposed that include logic circuits that use FETs that have thinner gate oxide layers and that include memory circuits that use FETs that have thicker gate oxide layers. To successfully implement these designs, it is necessary to form FETs that have different gate oxide thicknesses on the same chip 30. This can be accomplished by masking parts of the chip and performing different thermal oxidation processes for each of the different parts of the chip. It will be understood that implementation of the multiple masking steps and multiple thermal oxidation steps is typically very complicated. To maintain the integrity of a gate oxide layer, it is necessary to cover the gate oxide layer with the polysilicon layer that will be formed in the gate electrodes of the FETs in that region before other processing steps are performed. Therefore, if a chip design requires FETs J006803 '3 that have multiple different gate oxide thicknesses, it would be necessary to mask the chip in a manner that exposes only those parts of the chip where FETs comprising a first gate oxide thickness should be formed turn into. The exposed parts of the chip are then thermally oxidized and polysilicon is applied over the chip. The polysilicon layer must then be removed over those other parts of the chip where other thicknesses of gate oxide are to be grown. This process is repeated for each of the different gate oxide thicknesses to be formed on the 10 chip.

Deze strategie van veelvoudige maskeerstappen en veelvoudige thermische oxidatiestappen heeft echter nadelen. De processtroom die wordt gebruikt bij het vormen van FET's met verschillende dikten van gate-oxide is natuurlijk veel gecompliceerder, tijdrovender en vereist 15 veel meer productiebronnen dan meer conventionele, uniforme gate-oxide-FET-fabricageprocessen. Dergelijke processen stellen delen van het substraat en het gate-elektrode-polysilicium bloot aan veelvoudige etsstappen en veelvoudige fotolakmaskers, die defecten aan latere verwerkingsstappen kunnen introduceren. Deze strategie vereist veel-20 voudige thermische oxidatiestappen, wat op zijn beurt vereist dat een deel van de gate-oxidelagen veelvoudige hoge-temperatuur-verwerkings-stappen ondergaan, die de betrouwbaarheid van de gate-oxidelagen kunnen reduceren en daardoor de betrouwbaarheid van de FET's reduceren die de gate-oxidelagen omvatten.However, this strategy of multiple masking steps and multiple thermal oxidation steps has drawbacks. The process flow used in forming FETs with different gate oxide thicknesses is, of course, much more complicated, time consuming and requires much more production resources than more conventional, uniform gate oxide FET fabrication processes. Such processes expose parts of the substrate and the gate electrode polysilicon to multiple etching steps and multiple photoresist masks, which can introduce defects to later processing steps. This strategy requires multiple-20 thermal oxidation steps, which in turn requires some of the gate oxide layers to undergo multiple high-temperature processing steps, which can reduce the reliability of the gate oxide layers and thereby the reliability of the FETs reducing which comprise the gate oxide layers.

25 Het zou derhalve wenselijk zijn om een verbeterde werkwijze te verschaffen voor het vormen van verschillende dikten van gate-oxidelagen op één enkele chip.It would therefore be desirable to provide an improved method of forming different thicknesses of gate oxide layers on a single chip.

Overeenkomstig een voorkeursuitvoeringsvorm van de onderhavige uitvinding wordt een geïntegreerde schakeling gevormd op een substraat 30 dat een eerste gebied heeft waarop eerste MOS-inrichtingen gevormd moeten worden en een tweede gebied waarop tweede MOS-inrichtingen gevormd moeten worden. Een eerste concentratie van een eerste doteer-middel wordt verschaft in het halfgeleidersubstraat aan het oppervlak van het tweede gebied. Een tweede concentratie van een tweede doteer-35 middel wordt verschaft in het halfgeleidersubstraat aan het oppervlak van het tweede gebied. Het oppervlak van de halfgeleider of het substraat wordt geoxideerd om een eerste dikte van oxide op de eerste gebieden van het halfgeleidersubstraat te groeien en om een tweede, 1006803 4 verschillende dikte van oxide op het tweede gebied te groeien in één enkel oxidatieproces. Eerste MOS-inrichtingen worden gevormd op de eerste gebieden van het halfgeleidersubstraat die de eersté dikte van oxide omvatten en tweede MOS-inrichtingen worden gevormd op het tweede 5 gebied van het halfgeleidersubstraat die de tweede dikte van oxide omvatten.In accordance with a preferred embodiment of the present invention, an integrated circuit is formed on a substrate 30 having a first region on which first MOS devices are to be formed and a second region on which second MOS devices are to be formed. A first concentration of a first dopant is provided in the semiconductor substrate on the surface of the second region. A second concentration of a second dopant is provided in the semiconductor substrate on the surface of the second region. The surface of the semiconductor or substrate is oxidized to grow a first thickness of oxide on the first regions of the semiconductor substrate and to grow a second, 1006803 different thickness of oxide on the second region in a single oxidation process. First MOS devices are formed on the first regions of the semiconductor substrate that comprise the first oxide thickness, and second MOS devices are formed on the second region of the semiconductor substrate that comprise the second oxide thickness.

Overeenkomstig een andere voorkeursuitvoeringsvorm van de uitvinding wordt een geïntegreerde schakeling gevormd op een substraat dat een eerste gebied heeft waarop eerste MOS-inrichtingen die een eerste 10 gate-oxidedikte hebben zijn gevormd en een tweede gebied waarop tweede MOS-inrichtingen zijn gevormd. De samenstelling van het substraat wordt binnen tenminste één van het eerste gebied en het tweede gebied ingesteld zodat het eerste gebied en het tweede gebied verschillende oxide-groeikarakteristieken zullen hebben in een oxidatie-omgeving. 15 Het substraat wordt blootgesteld aan een oxidatie-omgeving, zodat een eerste dikte van een eerste oxidelaag in het eerste gebied groeit en een tweede dikte van een tweede oxidelaag in het tweede gebied groeit na blootstelling van het eerste gebied en het tweede gebied aan een oxidatie-omgeving. Eerste MOS-inrichtingen worden gevormd op het eer-20 ste gebied van het substraat en tweede MOS-inrichtingen worden gevormd op het tweede gebied van het substraat.In accordance with another preferred embodiment of the invention, an integrated circuit is formed on a substrate having a first region on which first MOS devices having a first gate oxide thickness are formed and a second region on which second MOS devices are formed. The composition of the substrate is set within at least one of the first region and the second region so that the first region and the second region will have different oxide growth characteristics in an oxidation environment. The substrate is exposed to an oxidation environment such that a first thickness of a first oxide layer in the first region grows and a second thickness of a second oxide layer in the second region grows after exposure of the first region and the second region to an oxidation -surroundings. First MOS devices are formed on the first region of the substrate and second MOS devices are formed on the second region of the substrate.

Figuur 1 illustreert de snelheid van oxidegroei op verschillende stikstof-geïmplanteerde siliciumoppervlakken.Figure 1 illustrates the rate of oxide growth on various nitrogen-implanted silicon surfaces.

Figuren 2A-C illustreren de isolatie-inrichtingen voor drie ver-25 schillende secties van een schakeling die is gevormd overeenkomstig de onderhavige uitvinding.Figures 2A-C illustrate the isolators for three different sections of a circuit formed in accordance with the present invention.

Figuren 3A-C illustreren een aanvankelijke oxidatiesnelheids-modificatiestap aan de schakeling die in de figuren 2A-C is getoond.Figures 3A-C illustrate an initial oxidation rate modification step to the circuit shown in Figures 2A-C.

Figuren 4A-C illustreren een verdere oxidatiesnelheids-modifica-30 tiestap die wordt uitgevoerd op de schakeling van de figuren 3A-C.Figures 4A-C illustrate a further oxidation rate modification step performed on the circuit of Figures 3A-C.

Figuren 5A-C illusteren de resultaten van een thermisch oxidatie-en polysilicium-neerslagproces overeenkomstig de onderhavige uitvinding die is toegepast op de hierboven geïllustreerde schakeling.Figures 5A-C illustrate the results of a thermal oxidation and polysilicon deposition process in accordance with the present invention applied to the circuit illustrated above.

Figuren 6A-C illustreren verschillende delen van een schakeling 35 die verschillende dikten van gate-oxide omvat.Figures 6A-C illustrate different parts of a circuit 35 comprising different gate oxide thicknesses.

Bijzondere voorkeursuitvoeringsvormen van de onderhavige uitvinding vergemakkelijken de vorming van hoge-snelheids-verwerkingsschake-lingen, ingebedde schakelingen, gemengde-modus-schakelingen en andere 1006803 5 schakelingen die FET's met verschillende dikten van gate-oxide op één enkele chip omvatten. De oxidatiekarakteristieken van geselecteerde delen van een siliciumsubstraat worden gewijzigd zodat verschillende dikten van oxide op de verschillende delen van het substraat zullen 5 groeien wanneer de verschillende delen van het substraat tegelijkertijd worden blootgesteld asm een oxidatie-omgeving gedurende een vaste tijdsperiode. Verwerking op deze wijze maakt het mogelijk dat MOS-schakelingen die verschillende dikten van gate-oxidelagen omvatten gevormd kunnen worden in de verschillende delen van het substraat, 10 zoals gewenst is voor de specifieke complexe schakeling die wordt gevormd, terwijl het substraat aan slechts één hoge-temperatuur-oxida-tiestap wordt blootgesteld. Het minimaliseren van het totale aantal keren dat elk van de gate-oxidelagen wordt blootgesteld aan hoge temperaturen tijdens het fabricageproces verbetert de kwaliteit van de 15 gate-oxidelagen in de voltooide inrichting. Bovendien wordt het proces voor het vormen van een dergelijke gecompliceerde schakeling vereenvoudigd en verkort door het uitvoeren van slechts één enkel thermisch oxideproces voor het vormen van gate-oxidelagen.Particularly preferred embodiments of the present invention facilitate the formation of high speed processing circuitry, embedded circuitry, mixed mode circuitry and other 1006803 circuitry comprising FETs of different thicknesses of gate oxide on a single chip. The oxidation characteristics of selected parts of a silicon substrate are changed so that different thicknesses of oxide on the different parts of the substrate will grow when the different parts of the substrate are exposed simultaneously in an oxidation environment for a fixed period of time. Processing in this manner allows MOS circuits comprising different thicknesses of gate oxide layers to be formed in the different parts of the substrate as desired for the specific complex circuit being formed while the substrate is at only one high temperature oxidation step is exposed. Minimizing the total number of times each of the gate oxide layers is exposed to high temperatures during the manufacturing process improves the quality of the 15 gate oxide layers in the finished device. In addition, the process of forming such a complicated circuit is simplified and shortened by performing only a single thermal oxide process to form gate oxide layers.

De oxidatiekarakteristieken van een siliciumsubstraat kunnen 20 bijvoorbeeld worden gewijzigd door het wijzigen van de chemische samenstelling aan het oppervlak van het siliciumsubstraat. Het opnemen zelfs van een kleine hoeveelheid stikstof in silicium reduceert de snelheid waarmee thermische oxidatie op het gemodificeerde siliciumoppervlak plaatsvindt. Dit verschijnsel wordt schematisch in figuur 1 25 geïllustreerd. Verschillende doseringen van stikstof worden in het oppervlak van het siliciumsubstraat geïmplanteerd en het siliciumsubstraat met zijn verschillende doseringen van geïmplanteerd stikstof wordt gedurende verscheidene tijdsperioden blootgesteld aan een oxiderende omgeving. Zoals in figuur 1 te zien is, groeit een oxidelaag tot 30 een dikte van circa 100 A op een ongedoteerd siliciumoppervlak dat gedurende twee uur is blootgesteld aan een oxiderende omgeving. Als daarentegen een dosering van 5 x 10l4/cm2 van stikstof ionen met een energie van circa 25 KeV in een silicumsubstraat wordt geïmplanteerd, groeit een twee uur durende blootstelling aan de oxiderende omgeving 35 een oxidelaag die een dikte van slechts circa 40 A heeft. Het is te verwachten dat zelfs dramatischere variaties in de snelheid van oxide-groei bereikt kunnen worden voor langere oxidatietijdsperioden. Het zal voor de vakman met gebruikelijke vakkennis duidelijk zijn dat een 1006803 6 reeks van verschillende oxidedikten geselecteerd kan worden door het onafhankelijk variëren van de hoeveelheid stikstof die aanwezig is op het oppervlak van het siliciumsubstraat dat oxidatie ondergaat.For example, the oxidation characteristics of a silicon substrate can be changed by changing the chemical composition on the surface of the silicon substrate. Incorporating even a small amount of nitrogen into silicon reduces the rate of thermal oxidation on the modified silicon surface. This phenomenon is illustrated schematically in Figure 1. Different doses of nitrogen are implanted into the surface of the silicon substrate and the silicon substrate with its different doses of implanted nitrogen is exposed to an oxidizing environment for various periods of time. As can be seen in Figure 1, an oxide layer grows to a thickness of about 100 Å on an undoped silicon surface exposed to an oxidizing environment for two hours. On the other hand, when a dose of 5 x 10 14 / cm 2 of nitrogen ions with an energy of about 25 KeV is implanted in a silicon substrate, a two-hour exposure to the oxidizing environment 35 produces an oxide layer that is only about 40 Å thick. It is expected that even more dramatic variations in the rate of oxide growth can be achieved for longer oxidation periods. It will be apparent to those of ordinary skill in the art that a 1006803 range of different oxide thicknesses can be selected by independently varying the amount of nitrogen present on the surface of the silicon substrate undergoing oxidation.

Een verdere beschrijving van dit verschijnsel kan worden gevonden 5 in de verhandeling door Liu, e.a., "High Performance 0.2 pm CMOS with 25 A Gate Oxide Grown on Nitrogen Implanted Si Substrates," Proceedings of the IEDM 1QQ6 ^99-502 (1996), welke verhandeling hierbij als referentie is opgenomen.A further description of this phenomenon can be found in the paper by Liu et al., "High Performance 0.2 pm CMOS with 25 A Gate Oxide Grown on Nitrogen Implanted Si Substrates," Proceedings of the IEDM 1QQ6 ^ 99-502 (1996), which treatise is included as a reference.

Zoals in die verhandeling is beschreven blijkt dat stikstof die 10 in een siliciumsubstraat is geïmplanteerd dat achtereenvolgens wordt blootgesteld aan een oxiderende omgeving, tijdens oxidatie in de oxidelaag diffundeert, waarbij weinig stikstof in het substraat achterblijft, zelfs na een kort oxidatieproces, zodat het meeste van het stikstof zich nabij het grensvlak tussen de gegroeide oxidelaag en 15 het siliciumsubstraat verzamelt. Er kan verwacht worden dat andere geïmplanteerde doteermiddelen of andere wijzigingen in de chemische samenstelling van het substraat tevens variaties kunnen verschaffen in de snelheid van oxidegroei in thermische oxidatieprocessen, op een wijze die soortgelijk is aan de wijze die is geïllustreerd in figuur 1 20 voor stikstofimplantatie. Stikstofimplantatie heeft in het onderhavige geval de voorkeur omdat stikstofimplantatie weinig effect heeft op de elektrische kenmerken van het siliciumsubstraat op het doteringsniveau dat thans wordt beschouwd wanneer de onderhavige uitvinding wordt uitgevoerd. Als, zoals gesuggereerd door het artikel van Liu, tijdens 25 de oxidatie stikstof in de oxidelaag wordt afgescheiden, dan heeft stikstof nog meer de voorkeur, aangezien van de oxidelaag die stikstof omvat verwacht kan worden dat deze een hogere koppelingsgraad tussen een gate-elektrode en een substraat in een MOSFET verschaft. Bovendien kan, zoals geïllustreerd in figuur 1, de dikte van gate-oxide dat in 30 een vaste-tijd-blootstelling aan het oxidatieproces wordt gegroeid over een wijd gebied worden gevarieerd, waarbij dit in het algemeen de dikten bevat die wenselijk zijn voor gate-oxiden die gebruikt moeten worden in verscheidene van de schakelingen die samen op één enkele chip gecombineerd kunnen worden. Andere voorwaarden voor de energie en 35 dosering die gebruikt kunnen worden voor de stikstofimplantatie overeenkomstig de onderhavige uitvinding kunnen ook worden bepaald door eenvoudige variatie van de parameters die in figuur 1 zijn geïllustreerd, of door de werkwijzen die in de hierboven aangegeven verhande- 1006803 I' 7 ling van Liu zijn beschreven.As described in that disclosure, it is found that nitrogen implanted in a silicon substrate that is successively exposed to an oxidizing environment diffuses into the oxide layer during oxidation, leaving little nitrogen in the substrate even after a short oxidation process, so that most of the nitrogen collects near the interface between the grown oxide layer and the silicon substrate. It is expected that other implanted dopants or other changes in the chemical composition of the substrate may also provide variations in the rate of oxide growth in thermal oxidation processes, in a manner similar to that illustrated in Figure 1 for nitrogen implantation. Nitrogen implantation is preferred in the present case because nitrogen implantation has little effect on the electrical characteristics of the silicon substrate at the doping level currently considered when the present invention is carried out. If, as suggested by the Liu article, nitrogen is separated into the oxide layer during the oxidation, nitrogen is even more preferred, since the oxide layer comprising nitrogen can be expected to have a higher coupling degree between a gate electrode and provides a substrate in a MOSFET. In addition, as illustrated in Figure 1, the thickness of gate oxide grown in a fixed-time exposure to the oxidation process can be varied over a wide range, generally containing the thicknesses desirable for gate oxide. oxides to be used in several of the circuits that can be combined together on a single chip. Other energy and dosage conditions that can be used for the nitrogen implantation in accordance with the present invention can also be determined by simple variation of the parameters illustrated in Figure 1, or by the methods described in the above 1006803 I '. 7 of Liu have been described.

Een geschikte wijziging van de oxidatiekarakteristieken van een siliciumsubstraat kan derhalve worden bewerkstelligd door het implanteren van stikstof in het oppervlak van een deel van een silicium-5 schijfje met een hoeveelheid die voldoende is om de oxidatiesnelheid met een gewenste hoeveelheid te wijzigen. Een serie van maskeer- en implantatiestappen kan dan worden gebruikt voor het vormen van gelokaliseerde gebieden op het oppervlak van het siliciumsubstraat dat verschillende oxidatiekarakteristieken heeft. Het substraat wordt dan 10 geoxideerd voor het groeien van verschillende dikten van thermische oxide die overeenkomen met de gelokaliseerde variaties in de oxidatiekarakteristieken van het substraat. Het verwerken gaat verder voor het vormen van MOS-schakelingen op de geselecteerde gebieden die bedrijfs-karakteristieken hebben die behoren bij de specifieke doelstellingen 15 van de MOS-schakelingen.Thus, a suitable modification of the oxidation characteristics of a silicon substrate can be accomplished by implanting nitrogen into the surface of a portion of a silicon wafer by an amount sufficient to change the oxidation rate by a desired amount. A series of masking and implantation steps can then be used to form localized areas on the surface of the silicon substrate that has different oxidation characteristics. The substrate is then oxidized to grow different thicknesses of thermal oxide corresponding to the localized variations in the oxidation characteristics of the substrate. Processing continues to form MOS circuits in the selected areas that have operating characteristics associated with the specific objectives of the MOS circuits.

Verscheidene gespecialiseerde schakelingen vereisen de nauwe samenwerking van verschillende schakelingscomponenten die fundamenteel verschillende bedrijfskarakteristieken hebben. De kernfunctie van grafische processoren en grafische accelatoren wordt bijvoorbeeld 20 uitgevoerd door schakelingen zoals microprocessoren of digitale sig-naalprocessoren die kenmerkend worden geïmplementeerd in logische hoge-snelheids-MOS-schakelingen met gebruikmaking vein hoge-snelheids-FET's met lage bedrijfsspanningen en dunne gate-oxidelagen. Kenmerkend vereisen grafische processoren significante randschakelingen die, 25 hoewel ze niet specifiek zijn voor de functie van de grafische processor, niettemin essentieel voor het gebruik hiervan zijn. Grafische processoren, hoge-snelheids-microcontrollers en -microprocessoren kunnen bijvoorbeeld intern gebruik maken van logische hoge-snelheids-en lage-bedrijfsspannings-schakelingen, maar moeten algemeen robuuste-30 re en hogere-bedrijfsspannings-I/O-schakelingen gebruiken om met andere schakelingen op andere chips gekoppeld te worden. Derhalve is het gewenst om op een gegeven logische schakeling tenminste een sectie van het substraat dat aan MOSFET's is gewijd te verschaffen die dikkere gate-oxidelagen omvatten en die geschikt zijn voor hogere bedrijfs-35 spanningen om I/O-functies mogelijk te maken. Het verschaffen van een verschillende reeks van MOSFET's voor de I/O-schakeling heeft in grote mate de voorkeur boven het alternatief van het maken van alle logische schakelingen overeenkomstig de ontwerpkarakteristieken die vereist 1006803 8 zijn voor I/O-schakelingen. Een dergelijk universeel ontwerp zou het prestatievermogen van de logische schakeling op een ongewenste wijze benadelen. Conventionele strategieën van veelvoudige maskeerstappen en veelvoudige thermische oxidatiestappen voor het bereiken van de ver-5 schillende bedrijfskarakteristieken van de logische en I/O-schake-1-ingssecties kunnen echter het prestatievermogen van een of beide schakelingssecties ongewenst benadelen. Problemen ontstaan vanwege de herhaalde hoge-temperatuur-verwerkingsstappen en omdat de elevatie van maskeerlagen over delen van de chip beperkingen oplegt met betrekking 10 tot de fotolithografietypes die effectief gebruikt kunnen worden bij de fabricage van dergelijke inrichtingen.Several specialized circuits require the close cooperation of different circuit components that have fundamentally different operating characteristics. For example, the core function of graphics processors and graphics accelerators is performed by circuits such as microprocessors or digital signal processors typically implemented in high-speed logic MOS circuits using high-speed FETs with low operating voltages and thin gate oxide layers . Typically, graphics processors require significant edge circuits which, while not specific to the function of the graphics processor, are nevertheless essential to their use. For example, graphics processors, high-speed microcontrollers and microprocessors can use logic high-speed and low-operating voltage circuits internally, but generally must use robust 30 r and higher-operating voltage I / O circuits to work with other circuits on other chips. Therefore, on a given logic circuit, it is desirable to provide at least a section of the substrate dedicated to MOSFETs that include thicker gate oxide layers and are capable of higher operating voltages to allow for I / O functions. Providing a different array of MOSFETs for the I / O circuit is highly preferred over the alternative of making all the logic circuits according to the design characteristics required for I / O circuits. Such a universal design would unduly impair the performance of the logic circuit. However, conventional strategies of multiple masking steps and multiple thermal oxidation steps to achieve the different operating characteristics of the logic and I / O switching 1 sections may adversely affect the performance of one or both circuit sections. Problems arise because of the repeated high temperature processing steps and because the elevation of masking layers over parts of the chip imposes limitations on the photolithography types that can be effectively used in the manufacture of such devices.

Verdere moeilijkheden ontstaan wanneer secties van ingebed geheugen op dergelijke chips met hoog prestatievermogen worden gevormd. Voor optimaal prestatievermogen van een aantal ontwerpen van grafische 15 processoren is het zeer gewenst om een hoeveelheid ingebed geheugen op de chip te verschaffen, zodat tot het geheugen toegang genomen kan worden zonder door I/O-schakelingen of een geheugen of systeembus extern van de processor te hoeven gaan, in het bijzonder wanneer er competitie voor het geheugen of de busbronnen is. Dergelijk on-chip of 20 ingebed geheugen heeft het verdere voordeel dat het toegankelijk is bij de hogere kloksnelheden die kenmerkend intern worden gebruikt in dergelijke processoren. Derhalve is het, voor hoge-snelheids-verwer-king van grote hoeveelheden data, zoals die wordt uitgevoerd in grafische processoren, gewenst om secties van ingebed dynamisch willekeurig 25 toegankelijk geheugen (dynamic random access memory = DRAM) op te nemen voor het optimaliseren van het algehele systeemprestatievermo-gen. Het verschaffen van een dergelijk ingebed DRAM op de chip behelst aanzienlijke moeilijkheden, beginnend met een zelfs nog meer uitgesproken moeilijkheid bij het handhaven van voldoende velddiepte voor 30 de fotolithografiestappen die worden gebruikt bij het fabriceren van de componenten van de DRAM. De condensatordiëlektrica voor dergelijke DRAM-condensatoren vertegenwoordigen een verdere uitdaging voor de verschaffing van ingebed DRAM in een grafische of ander type verwer-kings-chip, omdat de condensatordiëlektrica vaak een of meer lagen van 35 thermische oxide omvatten, die kenmerkend worden gevormd in hoge-tem-peratuur-verwerkingsstappen. Het is zeer gewenst om de topografie en hoge-temperatuur-processen te minimaliseren die behoren bij het verschaffen van veelvoudige dikten van gate-oxide op één enkele chip.Further difficulties arise when sections of embedded memory are formed on such high performance chips. For optimum performance of some graphics processor designs, it is highly desirable to provide an amount of embedded memory on the chip so that the memory can be accessed without through I / O circuitry or a memory or system bus external to the processor need to go, especially when there is competition for the memory or bus resources. Such on-chip or embedded memory has the further advantage of being accessible at the higher clock speeds typically used internally in such processors. Therefore, for high-speed processing of large amounts of data, such as that performed in graphics processors, it is desirable to include sections of embedded dynamic random access memory (DRAM) to optimize the overall system performance. Providing such an embedded DRAM on the chip involves significant difficulties, starting with an even more pronounced difficulty in maintaining sufficient depth of field for the photolithography steps used in fabricating the components of the DRAM. The capacitor dielectrics for such DRAM capacitors represent a further challenge for the provision of embedded DRAM in a graphics or other type of processing chip, because the capacitor dielectrics often comprise one or more layers of thermal oxide, which are typically formed in high temperature processing steps. It is highly desirable to minimize the topography and high temperature processes associated with providing multiple thicknesses of gate oxide on a single chip.

1006803 91006803 9

Hierdoor kunnen de verwerkingsmarges voor navolgende processen, zoals het vormen van ladingopslagcondensatoren voor ingebedde DRAM's, worden verbeterd.This can improve processing margins for subsequent processes, such as forming charge storage capacitors for embedded DRAMs.

Verdere aspecten van de onderhavige uitvinding worden nu beschre-5 ven met verwijzing naar een specifiek voorbeeld van een verwerkings-schakeling die op één enkele chip ingebed DRAM, logische hoge- snel-heids-schakelingen, en I/O-schakelingen omvat die bij hogere spanningen kunnen werken dan de logische schakeling. De figuren 2A, 2B en 2C illustreren verschillende secties van een substraat waarop de compo-10 nenten van een verwerkingsschakeling gevormd moeten worden. Logische hoge-snelheids-schakelingen zullen worden gevormd in sectie A, 1/0-schakelingen zullen worden gevormd in sectie B en ingebed DRAM zal worden gevormd in sectie C, In de geïllustreerde uitvoeringsvormen worden ondiepe-geul-isolatiestructuren 20 en een aantal conventionele 15 implantaties gevormd vóór de groei van de gate-oxidelagen. Derhalve tonen de figuren 2A-C ondiepe-geul-isolatiegebieden 20 die worden gevormd door het etsen van geulen in het substraat 10 en dan hervullen van de geulen met gebruikmaking van chemische dampdepositie (chemical vapor deposition = CVD)-oxide. Bovendien zijn isolatieputten 22, 24 20 verschaft voor de CMOS-schakelingen die in dit voorbeeld in de secties A en B gevormd moeten worden. Na de verscheidene voorbereidende ver-werkingsstappen wordt een aansluitvlak-oxidelaag 26 van circa 200 A dikte verschaft door thermische oxidatie of door CVD. Deze aansluitvlak-oxidelaag 26 beschermt de actieve gebieden van de inrichting 25 tijdens de navolgende verwerkings- en implantatiestappen. De implantatie van de voorkeursstikstof-oxidatiesnelheidsmodificator wordt met de meeste voorkeur uitgevoerd kort vóór de groei van de gate-oxidelaag op het substraat 10. Met de meeste voorkeur wordt er geen thermische oxidatiestap of andere hoge-temperatuur-stap, die normaal vergezeld 30 zou gaan van de groei van een oxidelaag, uitgevoerd na de stikstof-implantatie en vóór de groei van het gate-oxide op het substraat. Deze sequentie van verwerkingsstappen verdient de voorkeur vanwege de waargenomen neiging van de stikstof om te diffunderen in oxide dat op een stikstof-geïmplanteerd siliciumoppervlak is gegroeid. Door het groeien 35 van de gate-oxidelaag als de eerste thermische verwerkingsstap die op de stikstofimplantatie volgt, wordt het grootste effect op de oxida-tiesnelheid waargenomen. Het zal verder duidelijk zijn dat, aangenomen dat de vermelde observaties correct zijn, het onnodig is om de stik- 1006803 10 stofimplantatie te gloeien om de voordelen van langzamere oxidatie te bereiken. Dit is omdat de stikstof gemakkelijk blijkt te diffunderen in de aanvankelijke stadia van het oxidatieproces, en als belangrijkste effect blijkt te hebben dat deze een barrière vormt tegen zuurstof 5 dat op het oppervlak van het siliciumsubstraat diffundeert.Further aspects of the present invention are now described with reference to a specific example of a processing circuit comprising single chip embedded DRAM, high speed logic circuits, and I / O circuits operating at higher voltages can operate beyond the logic circuit. Figures 2A, 2B and 2C illustrate different sections of a substrate on which the components of a processing circuit are to be formed. High speed logic circuits will be formed in section A, 1/0 circuits will be formed in section B and embedded DRAM will be formed in section C, In the illustrated embodiments, shallow trench isolation structures 20 and some conventional implants formed before the growth of the gate oxide layers. Therefore, Figures 2A-C show shallow trench isolation regions 20 formed by etching trenches in the substrate 10 and then refilling the trenches using chemical vapor deposition (CVD) oxide. In addition, isolation wells 22, 24 are provided for the CMOS circuits to be formed in Sections A and B in this example. After the various preparatory processing steps, a bonding oxide layer 26 of about 200 A thickness is provided by thermal oxidation or by CVD. This interface oxide layer 26 protects the active areas of the device 25 during the subsequent processing and implantation steps. The implantation of the preferred nitrogen oxidation rate modifier is most preferably performed shortly before the growth of the gate oxide layer on the substrate 10. Most preferably, there is no thermal oxidation step or other high temperature step, which would normally be accompanied of the growth of an oxide layer performed after the nitrogen implantation and before the growth of the gate oxide on the substrate. This processing step sequence is preferred because of the observed tendency of the nitrogen to diffuse into oxide grown on a nitrogen-implanted silicon surface. By growing the gate oxide layer as the first thermal processing step following the nitrogen implantation, the greatest effect on the oxidation rate is observed. It will further be understood that, provided the observations noted are correct, it is unnecessary to anneal the nitrogen implant to achieve the benefits of slower oxidation. This is because the nitrogen appears to diffuse easily in the initial stages of the oxidation process, and appears to have the main effect of forming a barrier against oxygen 5 that diffuses on the surface of the silicon substrate.

Met verwijzing nu naar de figuren 3A-C worden de substraatsecties B en C waarop de I/O-schakelingen en ingebedde DRAM-schakelingen respectief gevormd moeten worden, bedekt door een fotolakmasker 28. Het fotolakmasker 28 wordt op een conventionele wijze gevormd voor het 10 blootleggen van alleen de sectie A waarop de logische hoge-snelheids-schakelingen gevormd moeten worden. Zoals geïllustreerd is het oppervlak van het substraat 10 in sectie A alleen bedekt door de aansluit-vlak-oxidelaag 26 die het substraat beschermt en kanaalvorming van de geïmplanteerde stikstofionen verhindert. Stikstofionen worden dan in 15 het oppervlak van het substraat in sectie A geïmplanteerd tot een dosering van circa 5 x 10l4/cm2 bij een energie van circa 25 KeV door de aansluitvlak-oxidelaag 26 heen. Er wordt geen stikstof geïmplanteerd in sectie B en C omdat deze secties worden bedekt door het fotolakmasker 28. Wanneer het met stikstof geïmplanteerde siliciumopper-20 vlak van sectie A later gedurende twee uur wordt blootgesteld aan een oxidatie-omgeving, zal een gate-oxidelaag van circa kO A op het oppervlak van het substraat groeien. Een dergelijke dunne gate-oxidelaag is geschikt voor gebruik in logische hoge-snelheids-FET's met bedrijfs-spanningen tussen circa 1,8-2,5 V.Referring now to Figures 3A-C, the substrate sections B and C on which the I / O circuits and embedded DRAM circuits are to be formed, respectively, are covered by a photoresist mask 28. The photoresist mask 28 is formed in a conventional manner to exposing only the section A on which the high-speed logic circuits are to be formed. As illustrated, the surface of the substrate 10 in section A is covered only by the junction oxide layer 26 which protects the substrate and prevents channel formation of the implanted nitrogen ions. Nitrogen ions are then implanted into the surface of the substrate in section A to a dose of about 5 x 10 14 / cm 2 at an energy of about 25 KeV through the interface oxide layer 26. No nitrogen is implanted in sections B and C because these sections are covered by the photoresist mask 28. When the nitrogen-implanted silicon surface of section A is later exposed to an oxidation environment for two hours, a gate oxide layer of grow approximately kO A on the surface of the substrate. Such a thin gate oxide layer is suitable for use in high speed logic FETs with operating voltages between about 1.8-2.5 V.

25 Kenmerkend wordt het volgende stadium van stikstofimplantatie uitgevoerd door het wegtrekken van het bestaande fotolakmasker 28 dat is geïllustreerd in de figuren 3A-C en het vervangen van het masker door een nieuw masker dat het sectie-A-deel van het substraat bedekt dat is bestemd voor logische laagspannings-schakelingen en het sectie-30 C-deel van het substraat dat is bestemd voor ingebedde DRAM-schakelin-gen. Bij voorkeur wordt het oude fotolakmasker 28 weggetrokken in een verassingsproces van vergelijkenderwijs lage temperatuur. Met de meeste voorkeur is het verassingsproces zuurstof-gebaseerd en zal de aansluitvlak-oxidelaag 26, die het oppervlak van het substraat 10 in de 35 secties A, B en C bedekt, niet aantasten. Op deze wijze is er geen noodzaak voor een thermisch oxidatieproces voor het verschaffen van een aansluitvlak-oxidelaag over sectie B vóór de implantatie van stikstofionen. Nadat het eerste stikstof-implantatiemasker is verwijderd, 1006803 11 wordt een tweede stikstof-implantatiemasker 30 verschaft in fotolak door middel van conventionele lithografie voor het bedekken van het sectie-A-deel van het substraat dat gewijd moet worden aan logische schakelingen en het sectie-C-deel van het substraat dat gewijd moet 5 worden aan ingebedde DRAM-schakelingen, zoals geïllustreerd in de figuren ^A-C. Stikstofionen worden dan door de blootgelegde aansluit-vlak-oxidelaag 26 in het sectie-B-deel van het substraat 10, dat is geïllustreerd in figuur JJB, geïmplanteerd. Bij voorkeur wordt een dosis van circa 2 x 10lb/cm2 stikstofionen verschaft door de aansluit-10 vlak-oxidelaag bij een energie van circa 25 KeV. Wanneer het stikstof-geïmplanteerde siliciumoppervlak van sectie B later voor twee uur wordt blootgesteld aan een oxiderende omgeving, zal een gate-oxidelaag van circa 75 A dikte op het oppervlak groeien. Deze dikte van gate-oxide is geschikt voor FET's in I/O-schakelingen die in staat zijn tot 15 bedrijf bij circa 3.3 V.Typically, the next stage of nitrogen implantation is performed by withdrawing the existing photoresist mask 28 illustrated in Figures 3A-C and replacing the mask with a new mask covering the section A portion of the substrate that is intended for low voltage logic circuits and the section -30 C portion of the substrate dedicated to embedded DRAM circuits. Preferably, the old photoresist mask 28 is withdrawn in a comparatively low temperature ashing process. Most preferably, the ashing process is oxygen-based and will not attack the interface oxide layer 26 covering the surface of the substrate 10 in the sections A, B and C. In this manner, there is no need for a thermal oxidation process to provide a interface oxide layer over section B prior to the implantation of nitrogen ions. After the first nitrogen implantation mask is removed, 1006803 11, a second nitrogen implantation mask 30 is provided in photoresist by conventional lithography to cover the section A portion of the substrate to be dedicated to logic circuits and the section C-part of the substrate to be dedicated to embedded DRAM circuits, as illustrated in the figures AC. Nitrogen ions are then implanted through the exposed terminal oxide layer 26 into the section B portion of the substrate 10 illustrated in Figure JJB. Preferably, a dose of about 2 x 10 1b / cm 2 nitrogen ions is provided by the junction flat oxide layer at an energy of about 25 KeV. When the nitrogen-implanted silicon surface of section B is exposed to an oxidizing environment for two hours later, a gate oxide layer of about 75 A thickness will grow on the surface. This gate oxide thickness is suitable for FETs in I / O circuits capable of operation at approximately 3.3 V.

Door het selecteren van een geschikte stikstof-implantatiedosis voor het sectie-A-deel van het substraat dat gewijd moet worden aan logische schakelingen en voor het sectie-B-oppervlak van het substraat dat gewijd moet worden aan I/O-schakelingen, kan een geschikte oxida-20 tie-tijdsperiode worden geselecteerd, zodat er geen stikstofimplantatie voorzien hoeft te worden op sectie C met het ingebedde DRAM. Door blootstelling van het niet-geïmplanteerde siliciumoppervlak van sectie C aan een oxiderende omgeving gedurende twee uur groeit een oxidelaag die een dikte van circa 100 A heeft. Een dergelijke dikkere oxidelaag 25 verdient de voorkeur voor ingebedde DRAM's om lekkage via de over-drachts-FET van de ingebedde DRAM-cel te reduceren. Derhalve worden, in voorkeursuitvoeringsvormen van de onderhavige uitvinding, de stik-stofimplantatiedoseringen en de oxidatietijd geselecteerd zodat groei van de dikste gate-oxidelaag kan worden bewerkstelligd zonder stik-30 stof-implantatie, waardoor een maskerstap en een implantatiestap kunnen worden uitgespaard. Als dit onpraktisch is of als er de een of andere reden is voor het verschaffen van een gate-oxidelaag die stikstof omvat voor het DRAM of andere schakelingen die relatief dikke gate-oxidelagen omvatten, dan kunnen stikstofimplantaties worden uit-35 gevoerd in alle secties van de geïllustreerde chip. Bovendien, terwijl de beschreven uitvoeringsvorm drie verschillende dikten van gate-oxi-den verschaft, zou het natuurlijk mogelijk zijn om aanvullende secties van het substraatoppervlak met verschillende oxidatiekarakteristieken 1006803 12 te verschaffen, zodat nog verder verschillende dikten van gate-oxide opgenomen zouden kunnen in verschillende typen van MOS-schakelingen die op het substraat zijn gevormd. Verder kunnen, als andere oxidatie-snelheid-modificatoren worden geïdentificeerd die compatibel zijn met 5 MOS-schakelingen, dergelijke modificatoren selectief worden geïmplanteerd of op andere wijze worden opgenomen in het oppervlak van het siliciumsubstraat, ofwel in gebieden die verschillend zijn van de gebieden die hierboven zijn beschreven ofwel in combinatie met de stikstofoxidatiesnelheid-modificerende implantaties.By selecting an appropriate nitrogen implantation dose for the section A portion of the substrate to be dedicated to logic circuits and for the section B surface of the substrate to be dedicated to I / O circuits, a appropriate oxidation time period are selected so that no nitrogen implantation is to be provided on section C with the embedded DRAM. By exposing the unimplanted silicon surface of section C to an oxidizing environment for two hours, an oxide layer having a thickness of about 100 Å grows. Such a thicker oxide layer 25 is preferred for embedded DRAMs to reduce leakage through the transfer FET of the embedded DRAM cell. Therefore, in preferred embodiments of the present invention, the nitrogen implantation dosages and the oxidation time are selected so that growth of the thickest gate oxide layer can be accomplished without nitrogen implantation, thereby saving a mask step and an implantation step. If this is impractical or if there is some reason for providing a gate oxide layer that includes nitrogen for the DRAM or other circuits that include relatively thick gate oxide layers, then nitrogen implants can be performed in all sections of the illustrated chip. In addition, while the disclosed embodiment provides three different thicknesses of gate oxides, it would of course be possible to provide additional sections of the substrate surface with different oxidation characteristics 1006803 12 so that even further different thicknesses of gate oxide could be included in different types of MOS circuits formed on the substrate. Furthermore, if other oxidation rate modifiers compatible with 5 MOS circuits are identified, such modifiers may be selectively implanted or otherwise incorporated into the surface of the silicon substrate, or in areas different from the areas above. have been described either in combination with the nitrogen oxidation rate modifying implants.

10 Wanneer alle gewenste oxidatiesnelheids-modificerende implanta ties eenmaal zijn uitgevoerd, wordt het tweede fotolakmasker 30 eraf getrokken en wordt de beschermende aansluitvlak-oxidelaag 26 afgetrokken van alle substraatoppervlakken waarop een gate-oxidelaag gegroeid zal worden. Het masker 30 kan worden verwijderd door middel van veras-15 sing en het aansluitvlak-oxide kan worden verwijderd door het substraat in een verdunde HF-oplossing te dopen. Het substraat 10 wordt dan in een oven geplaatst en de verschillende secties van het substraat worden gedurende één enkele tijdsperiode aan een gemeenschappelijke oxidatie-omgeving blootgesteld om verschillende oxidedikten op 20 de verschillende secties van het substraat te groeien. In de geïllustreerde uitvoeringsvorm kan het substraat gedurende twee uur zijn blootgesteld aan de oxiderende omgeving. Dit oxidatieproces bewerkstelligt de groei van een 40 A dikke oxidelaag 42 in sectie A, een 75 A dikke oxidelaag 44 in sectie B, en een 100 A dikke oxidelaag 46 in 25 sectie C. Bij voorkeur wordt een laag van polysilicium 48 over de. verschillende gate-oxidelagen 42, 44, 46 aangebracht snel na de vorming van de gate-oxidelagen. Om de gespecificeerde verwerking mogelijk te maken die wordt vereist door de schakelingen die in de verschillende secties gevormd moet worden, verdient het de voorkeur dat het poly-30 silicium op dit moment niet wordt gedoteerd. Het polysilicium in verschillende secties kan dan worden gedoteerd tot de specifieke doteer-niveaus die vereist zijn voor de verschillende typen schakelingen. Kenmerkend kan één enkele dikte van polysilicium worden aangebracht over alle geïllustreerde secties om te voldoen aan de verschillende 35 eisen voor de polysilicium gate-elektroden in de verschillende schakelingen. Als dit, aan de andere kant, niet mogelijk is, kan een dunnere laag van polysilicium van circa 1000 A alternatief worden aangebracht. Een dergelijke dunnere laag van polysilicium zou later worden vergroot 1006803 13 om de polysiliclum gate-elektrodedikte te bereiken die vereist is door de verschillende schakelingen. Ofwel een vergelijkenderwijs dikke ofwel een vergelijkenderwijs dunne polysiliciumlaag 48 kan worden gebruikt om de gate-oxidelagen tegen verdere verwerking te beschermen.Once all desired oxidation rate modifying implants have been performed, the second photoresist mask 30 is peeled off and the protective interface oxide layer 26 is peeled from all substrate surfaces on which a gate oxide layer will be grown. The mask 30 can be removed by ashing, and the interface oxide can be removed by dipping the substrate in a dilute HF solution. The substrate 10 is then placed in an oven and the different sections of the substrate are exposed to a common oxidation environment for a single period of time to grow different oxide thicknesses on the different sections of the substrate. In the illustrated embodiment, the substrate can be exposed to the oxidizing environment for two hours. This oxidation process accomplishes the growth of a 40 A thick oxide layer 42 in section A, a 75 A thick oxide layer 44 in section B, and a 100 A thick oxide layer 46 in section C. Preferably, a layer of polysilicon 48 is coated over the. various gate oxide layers 42, 44, 46 are applied soon after the formation of the gate oxide layers. In order to allow the specified processing required by the circuitry to be formed in the different sections, it is preferable that the poly-silicon is not doped at this time. The polysilicon in different sections can then be doped to the specific doping levels required for the different circuit types. Typically, a single thickness of polysilicon can be applied over all the illustrated sections to meet the different requirements for the polysilicon gate electrodes in the different circuits. If, on the other hand, this is not possible, a thinner layer of polysilicon of approx. 1000 A can alternatively be applied. Such a thinner layer of polysilicon would later be enlarged to achieve the polysilicon gate electrode thickness required by the various circuits. Either a comparatively thick or a comparatively thin polysilicon layer 48 can be used to protect the gate oxide layers from further processing.

5 De verschafte structuur, met een polysiliciumlaag 48 vein tussen I5OO-3000 A, is geïllustreerd in de figuren 5A-C.The structure provided, with a polysilicon layer 48 fin between 150OO-3000 A, is illustrated in Figures 5A-C.

Met verwijzing nu naar de figuren 6A-C, wordt de verwerkingsscha-keling met ingebed DRAM getoond nadat de individuele logische, I/O- en DRAM-schakelingen op de respectieve secties van het substraat zijn 10 gevormd. Derhalve is een logische hoge-snelheids-schakeling die FET's omvat die zijn gevormd op een 40 A dikke gate-oxidelaag geïllustreerd, die is gevormd binnen sectie A, een I/O-schakeling die FET's omvat die zijn gevormd op een 75 A dikke gate-oxidelaag is geïllustreerd in sectie B, en een ingebed DRAM waarbij de overdrachts-FET's zijn ge-15 vormd op een 100 A dikke gate-oxidelaag is geïllustreerd in sectie C. Eerst met verwijzing naar figuur 6A, wordt een logische hoge-snel-heids-schakeling getoond die compatibel is met bedrijfsspanningen in de orde van 1,8-2,5 V. Voor de geïllustreerde uitvoeringsvorm heeft het substraat 10 een P-type achtergronddotering of tenminste een op-20 pervlaktelaag die een P-type achtergronddotering heeft. De N-put 22 is in een vroeg verwerkingsstadium gevormd om de vorming van logische CMOS-schakelingen of een combinatie van NM0S- en PMOS-schakelingen in dichte verhouding mogelijk te maken. Aan de linkerzijde van de geïllustreerde schakeling bevindt zich een NM0S FET die een gate-25 elektrode 50 omvat op de ongeveer 40 A dikke gate-oxidelaag die is gevormd in het selectieve oxidatieproces dat hierboven is beschreven. Source- en drain-gebieden 52, 54 zijn op de conventionele zelf-uitge-richte wijze aan elke zijde van de gate-elektrode 50 gevormd. Een PMOS-inrichting is op een soortgelijke wijze in de N-put 22 gevormd en 30 omvat de gate-elektrode 56 en de source- en drain-gebieden 58, 60, zoals geïllustreerd. De gate-elektroden 50, 56 zijn bij voorkeur gevormd, tenminste voor een deel, van de polysiliciumlaag 48 die in figuur 5A is geïllustreerd. Het vormen van patronen en het doteren van de gate-elektroden wordt op de bekende, conventionele wijze bewerk-35 stelligd. Het is gewoonlijk wenselijk om logische hoge-snelheids-inrichtingen te vormen zoals die inrichting die is geïllustreerd in figuur 6A met gebruikmaking van multilaags-gate-elektroden inclusief een laag van metaalsilicide over een lagere polysiliciumlaag. Boven- 1006803 14 dien zou de logische schakeling van figuur 6A kenmerkend met silicium bewerkte source/drain-contacten omvatten om een lagere contactweerstand te bereiken. Het gebruik van met silicium bewerkte source/drain-contacten zou ook bewerkstelligd kunnen worden in de I/O-schakeling 5 die in figuur 6B is geïllustreerd, maar zou niet gebruikt worden in de ingèbedde DRAM-structuur die in figuur 6C is geïllustreerd. Als zodanig zijn er een aantal gevallen waarbij de schakelingen van de figuren 6A en 6B in grote mate gelijktijdig gevormd zouden kunnen worden. Aan de andere kant verdient het kenmerkend de voorkeur om het ingebedde 10 DRAM van figuur 6C in een geheel afzonderlijk proces te vormen.Referring now to Figures 6A-C, the embedded DRAM processing circuit is shown after the individual logic, I / O and DRAM circuits have been formed on the respective sections of the substrate. Therefore, a high speed logic circuit comprising FETs formed on a 40 A thick gate oxide layer formed within section A is illustrated, an I / O circuit comprising FETs formed on a 75 A thick gate oxide layer. oxide layer is illustrated in section B, and an embedded DRAM in which the transfer FETs are formed on a 100 A thick gate oxide layer is illustrated in section C. First, with reference to Figure 6A, a high speed logic circuit shown to be compatible with operating voltages on the order of 1.8-2.5 V. For the illustrated embodiment, the substrate 10 has a P-type background doping or at least one surface layer which has a P-type background doping. N-well 22 is formed at an early processing stage to allow the formation of CMOS logic circuits or a combination of NM0S and PMOS circuits in close relationship. On the left side of the illustrated circuit is an NM0S FET comprising a gate-25 electrode 50 on the approximately 40 Å thick gate oxide layer formed in the selective oxidation process described above. Source and drain regions 52, 54 are formed on each side of the gate electrode 50 in the conventional self-aligned manner. A PMOS device is similarly formed in the N-well 22 and 30 includes the gate electrode 56 and the source and drain regions 58, 60, as illustrated. The gate electrodes 50, 56 are preferably formed, at least in part, from the polysilicon layer 48 illustrated in Figure 5A. Patterning and doping of the gate electrodes are accomplished in the known conventional manner. It is usually desirable to form high speed logic devices such as that illustrated in Figure 6A using multi-layer gate electrodes including a layer of metal silicide over a lower polysilicon layer. In addition, the logic circuit of Figure 6A would typically include silicon-machined source / drain contacts to achieve a lower contact resistance. The use of silicon-machined source / drain contacts could also be accomplished in the I / O circuit 5 illustrated in Figure 6B, but would not be used in the embedded DRAM structure illustrated in Figure 6C. As such, there are a number of instances where the circuits of Figures 6A and 6B could be formed to a large extent simultaneously. On the other hand, it is typically preferable to form the embedded DRAM of Figure 6C in a completely separate process.

De schakeling van figuur 6B kan een I/O-schakeling zijn die compatibel is met bedrijfsspanningen van 3.3 V en kan, bijvoorbeeld, uit een of meer uitgangsbuffers bestaan. De specifieke schakeling die is geïllustreerd in figuur 6B is een doorsnede door een inverter die een 15 deel van de I/O-schakeling vormt. In kenmerkende configuraties zou een gemeenschappelijk source/drain-contact verbonden kunnen zijn met een I/O-aansluitvlakje op de chip, en de gates van de inverter zouden gemeenschappelijk met een intern signaal verbonden kunnen zijn. De geïllustreerde inverter is gevormd op het P-type substraat 10 en ge-20 deeltelijk binnen de N-put 24. Net als de N-put 22 die is geïllustreerd in figuur 6A, kan de N-put 24 in een zeer vroeg verwerkingssta-dium worden gevormd, vóór de implantatie van stikstof aan sectie B van het substraat. De inverter bestaat uit een NMOS-FET die de gate-elektrode 70 en de source/drain-gebieden 72 en 74 omvat. Het PMOS FET 25 deel van de inverter is gevormd op N-put 24 en omvat de gate-elektrode 76 en de source- en drain-gebieden 78, 80. Kenmerkend omvat de inverter met silicium bewerkte gate-elektroden 70, 76 die gedeeltelijk zijn gevormd vein de polysilicium laag 48 (figuur 5B) en omvat met silicium bewerkte source/drain-gebieden 72, 74, 78 en 80. De belangrijkste 30 verschillen tussen de logische schakeling van figuur 6A en de 1/0-schakeling van figuur 6B (op een gate-niveau) is dat de 1/0-schakeling van figuur 6B een dikkere gate-oxidelaag 44 van bijvoorbeeld circa 75 A voor zowel de NM0S- als de PMOS-inrichtingen omvat. Andere verschillen kunnen ook bestaan, inclusief gate-dimensies en relatieve doteer-35 niveaus, al naar gelang de geschiktheid voor de verschillende functies en verschillende bedrijfsspanningen van de twee schakelingen. Natuurlijk is geen van de verbindingsschakelingen en bedradingen geïllustreerd, noch in de logische schakeling van figuur 6A, noch in de 1/0- 1006803 15 schakeling van figuur 6B.The circuit of Figure 6B may be an I / O circuit compatible with 3.3 V operating voltages and may, for example, consist of one or more output buffers. The specific circuit illustrated in Figure 6B is a cross section through an inverter that forms part of the I / O circuit. In typical configurations, a common source / drain contact may be connected to an I / O terminal on the chip, and the inverter gates may be connected to an internal signal. The illustrated inverter is formed on the P-type substrate 10 and partly within the N-well 24. Like the N-well 22 illustrated in Figure 6A, the N-well 24 can enter in a very early processing stage. dium, prior to the implantation of nitrogen to section B of the substrate. The inverter consists of an NMOS-FET that includes the gate electrode 70 and the source / drain regions 72 and 74. The PMOS FET 25 portion of the inverter is formed on N-well 24 and includes the gate electrode 76 and the source and drain regions 78, 80. Typically, the inverter includes silicon-machined gate electrodes 70, 76 which are partial formed in the polysilicon layer 48 (Figure 5B) and includes silicon-machined source / drain regions 72, 74, 78 and 80. The main differences between the logic circuit of Figure 6A and the 1/0 circuit of Figure 6B ( at a gate level), the 1/0 circuit of Figure 6B includes a thicker gate oxide layer 44 of, for example, about 75 Å for both the NMOS and PMOS devices. Other differences may also exist, including gate dimensions and relative dopant levels, depending on the suitability for the different functions and different operating voltages of the two circuits. Of course, none of the connection circuits and wirings are illustrated, neither in the logic circuit of Figure 6A, nor in the 1 / 0-1006803 circuit of Figure 6B.

Figuur 6C illustreert delen van twee geheugencellen binnen een ingebedde DRAM-schakeling. Zoals hierboven kort is beschreven, is het kenmerkend om 20wel de logische schakeling van figuur 6A als ook de 5 I/O-schakeling van figuur 6B te vormen in een proces dat onafhankelijk is van het proces dat is gebruikt voor de ingebedde DRAM-schakeling van figuur 6C. Zowel de logische schakeling van figuur 6A en de 1/0-schakeling van figuur 6B kunnen bijvoorbeeld worden gevormd voorafgaand aan de vorming van de ingebedde DRAM-schakeling van figuur 6C. 10 De ingebedde DRAM-schakeling van figuur 6C wordt gevormd beginnend met de afdekkende polysiliciumlaag 48 die in figuur 50 is geïllustreerd, die de dikkere gate-oxidelaag 46 van sectie C bedekt. Bij voorkeur wordt de polysiliciumlaag N-type gedoteerd door middel van ionenimplantatie en gloeiing, en dan wordt in de polysiliciumlaag 48 een 15 patroon gemaakt van de gate-elektroden 90, 92 van de twee overgangs-FET's voor de twee geïllustreerde ingebedde DRAM-cellen. De twee over-gangs-FET's die zijn gevormd op de circa 100 A dikke gate-oxidelaag 46 hebben source/drain-gebieden 94, 96 en 98 die zijn gevormd door ionenimplantatie van N-type doteermiddelen die zelf-uitgericht zijn met de 20 gate-elektroden 90, 92 en de ondiepe-geul-isolatiegebieden 20. Voor de geïllustreerde configuratie hebben de twee overgangs-FET's een gemeenschappelijk source-gebied 96 en zijn via hun respectieve drain-gebie-den 94 en 98 gekoppeld aan de onderste elektroden van ladingopslagcon-densatoren. Een bitleidingscontact en verbindingsleiding 100 is ge-25 vormd in contact met het gemeenschappelijke source-gebied 96. Een relatief dik tussenlaag-diëlektricum 103 is verschaft over de over-drachts-FET en de inrichting-isolatiegebieden om het gebruik van een geplanariseerde condensator-over-bitleiding (C0B)-structuur mogelijk te maken.Figure 6C illustrates parts of two memory cells within an embedded DRAM circuit. As described briefly above, it is typical to form both the logic circuit of Figure 6A and the 5 I / O circuit of Figure 6B in a process that is independent of the process used for the embedded DRAM circuit of figure 6C. For example, both the logic circuit of Figure 6A and the 1/0 circuit of Figure 6B can be formed prior to the formation of the embedded DRAM circuit of Figure 6C. The embedded DRAM circuit of Figure 6C is formed starting with the cover polysilicon layer 48 illustrated in Figure 50 covering the thicker gate oxide layer 46 of section C. Preferably, the N-type polysilicon layer is doped by ion implantation and annealing, and then a pattern is made in the polysilicon layer 48 of the gate electrodes 90, 92 of the two transition FETs for the two illustrated embedded DRAM cells. The two transition FETs formed on the approximately 100 A thick gate oxide layer 46 have source / drain regions 94, 96 and 98 formed by ion implantation of N-type dopants self-aligned with the 20 gate electrodes 90, 92 and the shallow trench isolation regions 20. For the illustrated configuration, the two transition FETs have a common source region 96 and are coupled via their respective drain regions 94 and 98 to the lower electrodes of charge storage con -denators. A bit line contact and connection line 100 is formed in contact with the common source region 96. A relatively thick interlayer dielectric 103 is provided over the transfer FET and the device isolation areas to use a planarized capacitor over bit line (C0B) structure.

30 Ladingopslagcondensatoren zijn verschaft in contact met de drain- gebieden 94, 98 van elk van de overdrachts-FET's. De ladingopslagcondensatoren kunnen bestaan uit geplanariseerde onderste polysilicium elektroden 102, 104 in contact met de overeenkomende drain-gebieden 94, 98. Een diëlektrische condensatorlaag 106 is gevormd over de twee 35 onderste condensatorelektroden 102, 104. Gewoonlijk kan deze diëlektrische condensatorlaag 106 het drielaags oxide/nitride/oxide-diëlek-tricum zijn dat bekend is als "0N0", maar in bijzondere voorkeursuitvoeringsvormen van de onderhavige uitvinding wordt een diëlektrische 1006803 16 ONO-laag niet gebruikt. Dit is omdat de vorming van 0N0 tenminste één hoge-temperatuur-oxidatieproces vereist. Met meer voorkeur is de diëlektrische condensatorlaag 106 een van de hoge diëlektrisch constante materialen die gevormd kunnen worden in een lage-temperatuur-5 CVD-proces of metaal-organisch CVD (MOCVD)-proces, zoals tantaalpen-toxide. Deze hoog diëlektrisch constante materialen verdienen de voorkeur zowel omdat ze hoge-capacitantie-ladingopslagcondensatoren met relatief eenvoudige condensatorstructuren mogelijk maken als omdat ze worden gevormd bij lagere temperaturen dan vereist zijn voor 0N0. Op 10 overeenkomstige wijze zijn dergelijke hoog diëlektrisch constante materialen meer compatibel met het behoud van de gate-oxide-kwaliteit, hetgeen een accent van de onderhavige uitvinding is. Een bovenste condensatorelektrode 108 die gedoteerd polysilicium omvat wordt dan verschaft over de diëlektrische condensatorlaag 106 zoals is geïllus-15 treerd in figuur 6C. Verscheidene verbindingen worden binnen de DRAM-schakeling en met de andere schakelingen van de verwerkingschip bewerkstelligd .Charge storage capacitors are provided in contact with the drain areas 94, 98 of each of the transfer FETs. The charge storage capacitors may consist of planarized lower polysilicon electrodes 102, 104 in contact with the corresponding drain regions 94, 98. A dielectric capacitor layer 106 is formed over the two lower capacitor electrodes 102, 104. Typically, this dielectric capacitor layer 106 can form the three-layer oxide / nitride / oxide dielectric known as "0N0", but in particularly preferred embodiments of the present invention, a 1006803 16 ONO dielectric layer is not used. This is because the formation of 0N0 requires at least one high temperature oxidation process. More preferably, the dielectric capacitor layer 106 is one of the high dielectric constant materials that can be formed in a low temperature CVD process or metal organic CVD (MOCVD) process, such as tantalum pen toxide. These high dielectric constant materials are preferred both because they allow high capacitance charge storage capacitors with relatively simple capacitor structures and because they are formed at lower temperatures than required for 0N0. Likewise, such high dielectric constant materials are more compatible with retaining the gate oxide grade, which is an accent of the present invention. An upper capacitor electrode 108 comprising doped polysilicon is then provided over the dielectric capacitor layer 106 as illustrated in Figure 6C. Several connections are made within the DRAM circuit and with the other circuits of the processing chip.

Terwijl de onderhavige uitvinding is beschreven in termen van bepaalde voorkeursuitvoeringsvormen, zal het voor de vakman met ge-20 bruikelijke vakkennis duidelijk zijn dat verscheidene modificaties en wijzigingen van de hier beschreven werkwijzen en structuren bewerkstelligd kunnen worden zonder af te wijken van de leer van de onderhavige uitvinding. De werkwijzen van de onderhavige uitvinding zouden bijvoorbeeld toegepast kunnen worden op andere schakelingen inclusief 25 gemengde-modus-schakelingen, die zowel digitale als analoge schakelingen op één enkele chip omvatten, alsmede andere combinaties van digitale schakelingen op één enkele chip. Derhalve is de onderhavige uitvinding niet beperkt tot een hierboven beschreven specifieke uitvoeringsvorm, maar dient de reikwijdte van de onderhavige uitvinding in 30 plaats daarvan te worden bepaald door de volgende conclusies.While the present invention has been described in terms of certain preferred embodiments, it will be apparent to those skilled in the art that various modifications and modifications of the methods and structures described herein can be accomplished without departing from the teachings of the present invention. For example, the methods of the present invention could be applied to other circuits including mixed mode circuits, which include both digital and analog circuits on a single chip, as well as other combinations of digital circuits on a single chip. Therefore, the present invention is not limited to a specific embodiment described above, but the scope of the present invention should instead be defined by the following claims.

10068031006803

Claims (9)

1. Werkwijze voor het vormen van een geïntegreerde schakelinrich-ting omvattende: 5 verschaffen van een halfgeleidersubstreat dat een oppervlak heeft, waarbij het halfgeleidersubstraat een eerste gebied heeft waarop een veelheid eerste MOS-inrichtingen gevormd moet worden en een tweede gebied heeft waarop een veelheid tweede MOS-inrichtingen gevormd moet worden; 10 verschaffen van een eerste concentratie van een eerste doteermid- del in het halfgeleidersubstraat op het oppervlak van het eerste gebied; verschaffen van een tweede concentratie van een tweede doteermid-del in het halfgeleidersubstraat op het oppervlak van het tweede ge-15 bied; oxideren van het oppervlak van het halfgeleidersubstraat om een eerste dikte van oxide op het eerste gebied van het halfgeleidersubstraat te groeien en om een tweede, verschillende dikte van oxide op het tweede gebied te groeien in één enkel oxidatieproces; en 20 vormen van eerste MOS-inrichtingen op de eerste gebieden van het halfgeleidersubstraat dat de eerste dikte van oxide omvat en vormen van tweede MOS-inrichtingen op het tweede gebied dat de tweede dikte van oxide omvat.A method of forming an integrated switching device comprising: providing a semiconductor substrate having a surface, the semiconductor substrate having a first region on which a plurality of first MOS devices are to be formed and a second region on which a plurality of second MOS devices must be formed; 10 providing a first concentration of a first dopant in the semiconductor substrate on the surface of the first region; providing a second concentration of a second dopant in the semiconductor substrate on the surface of the second region; oxidizing the surface of the semiconductor substrate to grow a first thickness of oxide on the first region of the semiconductor substrate and to grow a second, different thickness of oxide on the second region in a single oxidation process; and forming first MOS devices on the first regions of the semiconductor substrate comprising the first oxide thickness and forming second MOS devices on the second region comprising the second oxide thickness. 2. Werkwijze volgens conclusie 1, waarbij de eerste concentratie 25 van het eerste doteermiddel bewerkstelligt dat oxide met een langzamere snelheid op het eerste gebied groeit dan oxide groeit op het tweede gebied dat de tweede concentratie van het tweede doteermiddel omvat.The method of claim 1, wherein the first concentration of the first dopant causes oxide to grow at a slower rate on the first region than oxide grows on the second region comprising the second concentration of the second dopant. 3. Werkwijze volgens conclusie 2, waarbij de eerste en tweede doteermiddelen beide stikstof zijn en de eerste concentratie groter is 30 dan de tweede concentratie.The method of claim 2, wherein the first and second dopants are both nitrogen and the first concentration is greater than the second concentration. 4. Werkwijze volgens conclusie 1, waarbij de stappen van het vormen van eerste en tweede MOS-inrichtingen het aanbrengen omvatten van een laag van polysilicium over het eerste gebied en het tweede gebied, zodat de laag van polysilicium wordt gescheiden van het opper- 35 vlak van het eerste gebied door de eerste dikte van oxide en de laag van polysilicium wordt gescheiden van het oppervlak van het tweede gebied door de tweede dikte van oxide.The method of claim 1, wherein the steps of forming first and second MOS devices include applying a layer of polysilicon over the first region and the second region so that the polysilicon layer is separated from the surface of the first region by the first oxide thickness and the polysilicon layer is separated from the surface of the second region by the second oxide thickness. 5. Werkwijze volgens conclusie 4, waarbij de eerste MOS-inrich- 1006803 tingen zijn geconfigureerd als logische schakelingen en een bedrijfs-spanning van minder dan 3.3 V hebben.The method of claim 4, wherein the first MOS devices 1006803 are configured as logic circuits and have an operating voltage of less than 3.3 V. 6. Werkwijze volgens conclusie 4, waarbij de eerste MOS-inrich-tingen bedrijfsspanningen hebben die lager zijn dan de tweede MOS- 5 inrichtingen, en waarbij de tweede MOS-inrichtingen I/O-schakelingen omvatten.The method of claim 4, wherein the first MOS devices have operating voltages lower than the second MOS devices, and wherein the second MOS devices comprise I / O circuits. 7. Werkwijze volgens conclusie 4, waarbij de I/O-schakelingen een inverter omvatten.The method of claim 4, wherein the I / O circuits comprise an inverter. 8. Werkwijze voor het vormen van een geïntegreerde schakelinrich-10 ting omvattende de stappen van: verschaffen van een substraat dat een eerste gebied heeft waarop eerste MOS-inrichtingen met een eerste gate-oxidedikte gevormd zullen worden en een tweede gebied waarop tweede MOS-inrichtingen gevormd zullen worden; 15 instellen van de samenstelling van het substraat binnen tenminste één van het eerste gebied en het tweede gebied, zodat het eerste gebied en het tweede gebied verschillende oxide-groeikarakteristieken in een oxidatie-omgeving zullen hebben; blootstellen van het substraat aan een oxidatie-omgeving zodat 20 een eerste dikte van een eerste oxidelaag in het eerste gebied groeit en een tweede dikte van een tweede oxidelaag in het tweede gebied groeit na blootstelling van het eerste gebied en het tweede gebied aan een oxidatie-omgeving; en vormen van eerste MOS-inrichtingen op het eerste gebied van het 25 substraat en vormen van tweede MOS-inrichtingen op het tweede gebied van het substraat.A method of forming an integrated switching device comprising the steps of: providing a substrate having a first region on which first MOS devices with a first gate oxide thickness will be formed and a second region on which second MOS devices are to be formed will be formed; Setting the composition of the substrate within at least one of the first region and the second region, so that the first region and the second region will have different oxide growth characteristics in an oxidation environment; exposing the substrate to an oxidation environment such that a first thickness of a first oxide layer in the first region grows and a second thickness of a second oxide layer in the second region grows after exposure of the first region and the second region to an oxidation surroundings; and forming first MOS devices on the first region of the substrate and forming second MOS devices on the second region of the substrate. 9. Werkwijze volgens conclusie 8, verder omvattende de stappen van: verschaffen op het substraat van een derde gebied waarop M0S-30 gebaseerde geheugeninrichtingen gevormd moeten worden die derde MOS-inrichtingen omvatten die een derde oxide-dikte hebben; instellen van de samenstelling van het substraat binnen het derde gebied zodat het derde gebied een oxide-groeikarakteristiek heeft die verschillend is van de oxide-groeikarakteristieken van zowel het eer-35 ste gebied als het tweede gebied; onderwerpen van het substraat aan een oxidatie-omgeving zodat een derde dikte van een derde oxidelaag in het derde gebied groeit na blootstelling van het derde gebied aan de oxidatie-omgeving; en 1006803 % vormen van derde MOS-inrichtingen op de derde oxidelaag, waarbij de derde MOS-inrichtingen een gate-elektrode op de derde oxidelaag, eerste en tweede source/drain-gebieden aan elke zijde van de gate-elektrode, en een ladingopslagoppervlak dat is verbonden met het eer-5 ste source/drain-gebied, omvatten. ***** 1006803The method of claim 8, further comprising the steps of: providing on the substrate a third region on which MOS-30 based memory devices are to be formed comprising third MOS devices having a third oxide thickness; adjusting the composition of the substrate within the third region so that the third region has an oxide growth characteristic different from the oxide growth characteristics of both the first region and the second region; subjecting the substrate to an oxidation environment such that a third thickness of a third oxide layer in the third region grows after exposure of the third region to the oxidation environment; and 1006803% of third MOS devices on the third oxide layer, the third MOS devices being a gate electrode on the third oxide layer, first and second source / drain regions on each side of the gate electrode, and a charge storage surface that is connected to the first source / drain region. ***** 1006803
NL1006803A 1997-08-20 1997-08-20 Implanting nitride to produce gate oxide with different-thickness in hybrid and insertion ULSI NL1006803C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
NL1006803A NL1006803C2 (en) 1997-08-20 1997-08-20 Implanting nitride to produce gate oxide with different-thickness in hybrid and insertion ULSI

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL1006803A NL1006803C2 (en) 1997-08-20 1997-08-20 Implanting nitride to produce gate oxide with different-thickness in hybrid and insertion ULSI
NL1006803 1997-08-20

Publications (1)

Publication Number Publication Date
NL1006803C2 true NL1006803C2 (en) 1999-02-23

Family

ID=19765516

Family Applications (1)

Application Number Title Priority Date Filing Date
NL1006803A NL1006803C2 (en) 1997-08-20 1997-08-20 Implanting nitride to produce gate oxide with different-thickness in hybrid and insertion ULSI

Country Status (1)

Country Link
NL (1) NL1006803C2 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63205944A (en) * 1987-02-23 1988-08-25 Matsushita Electronics Corp Manufacture of mos integrated circuit
US5330920A (en) * 1993-06-15 1994-07-19 Digital Equipment Corporation Method of controlling gate oxide thickness in the fabrication of semiconductor devices
US5480828A (en) * 1994-09-30 1996-01-02 Taiwan Semiconductor Manufacturing Corp. Ltd. Differential gate oxide process by depressing or enhancing oxidation rate for mixed 3/5 V CMOS process
US5576226A (en) * 1994-04-21 1996-11-19 Lg Semicon Co., Ltd. Method of fabricating memory device using a halogen implant

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63205944A (en) * 1987-02-23 1988-08-25 Matsushita Electronics Corp Manufacture of mos integrated circuit
US5330920A (en) * 1993-06-15 1994-07-19 Digital Equipment Corporation Method of controlling gate oxide thickness in the fabrication of semiconductor devices
US5576226A (en) * 1994-04-21 1996-11-19 Lg Semicon Co., Ltd. Method of fabricating memory device using a halogen implant
US5480828A (en) * 1994-09-30 1996-01-02 Taiwan Semiconductor Manufacturing Corp. Ltd. Differential gate oxide process by depressing or enhancing oxidation rate for mixed 3/5 V CMOS process

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
DOYLE B ET AL: "SIMULTANEOUS GROWTH OF DIFFERENT THICKNESS GATE OXIDES IN SILICON CMOS PROCESSING", IEEE ELECTRON DEVICE LETTERS, vol. 16, no. 7, 1 July 1995 (1995-07-01), pages 301/302, XP000514695 *
PATENT ABSTRACTS OF JAPAN vol. 012, no. 493 (E - 697) 22 December 1988 (1988-12-22) *

Similar Documents

Publication Publication Date Title
US5920779A (en) Differential gate oxide thickness by nitrogen implantation for mixed mode and embedded VLSI circuits
US6552401B1 (en) Use of gate electrode workfunction to improve DRAM refresh
EP0387999B1 (en) Process for forming high-voltage and low-voltage CMOS transistors on a single integrated circuit chip
US4918026A (en) Process for forming vertical bipolar transistors and high voltage CMOS in a single integrated circuit chip
US6235574B1 (en) High performance DRAM and method of manufacture
US7935595B2 (en) Method for manufacturing semiconductor device
US5397715A (en) MOS transistor having increased gate-drain capacitance
JPH0311627A (en) Manufacture of semiconductor device
US4488348A (en) Method for making a self-aligned vertically stacked gate MOS device
US6242300B1 (en) Mixed mode process for embedded dram devices
US20030203565A1 (en) Use of gate electrode workfunction to improve DRAM refresh
US4075754A (en) Self aligned gate for di-CMOS
JPH05251555A (en) Manufacture of mos integrated circuit
US6030862A (en) Dual gate oxide formation with minimal channel dopant diffusion
KR20000022778A (en) Method of Fabricating Semiconductor Device
US5118633A (en) Method for manufacturing a bicmos semiconductor device
JP2624709B2 (en) Method for manufacturing semiconductor device
NL1006803C2 (en) Implanting nitride to produce gate oxide with different-thickness in hybrid and insertion ULSI
JP4190791B2 (en) Manufacturing method of semiconductor integrated circuit device
GB2327810A (en) Manufacturing integrated circuit devices with different gate oxide thicknesses
JPS6212152A (en) Manufacture of semiconductor device
KR100495858B1 (en) Method of manufacturing a semiconductor device
US6645817B2 (en) Method of manufacturing a semiconductor device comprising MOS-transistors having gate oxides of different thicknesses
JPH1168052A (en) Formation of integrated circuit
CN115643792A (en) Preparation method of PIP capacitor

Legal Events

Date Code Title Description
PD2B A search report has been drawn up
VD1 Lapsed due to non-payment of the annual fee

Effective date: 20050301