NL1006265C2 - Halfgeleider-alleen-uitlees-geheugeninrichting en werkwijze voor het fabriceren hiervan. - Google Patents

Description

HALFGELEIDER-ALLEEN-UITLEES-GEHEUGENINRICHTING EN WERKWIJZE VOOR HET FABRICEREN HIERVAN

5 De onderhavige uitvinding heeft betrekking op halfgeleidergeheu- geninrichtingen, en meer in het bijzonder op een ROM (read-only memory = alleen-uitlees-geheugen)-inrichting van het type omvattende een array van MOSFET (metaaloxide-halfgeleider-veldeffecttransistor)-geheugencellen voor data-opslag en een werkwijze voor het fabriceren 10 hiervan.

Een alleen-uitlees-geheugen (ROM) is een niet-vluchtig halfgelei-dergeheugen dat wijd en zijd wordt gebruikt in computer- en micropro-cessorsystemen voor het permanent opslaan van informatie inclusief programma’s en data die herhaaldelijk worden gebruikt, zoals het BIOS 15 (afkorting voor Basic Input/Output System = basis invoer/uitvoer-systeem, een wijd en zijd gebruikt besturingssysteem op personal computers) of dergelijke. De fabricage van ROM's behelst zeer gecompliceerde en tijdrovende processen en vereist dure apparatuur en materiaal om dit te bereiken. Daarom worden de data die permanent in ROM’s 20 moeten worden opgeslagen gewoonlijk eerst door de klant gedefinieerd en dan aan de fabriek geleverd om in de ROM's geprogrammeerd te worden.

De meeste ROM's zijn identiek qua halfgeleiderstructuur behalve wat betreft de verschillende data die daarin zijn opgeslagen. Daarom 25 kunnen de ROM-inrichtingen worden gefabriceerd tot aan het stadium waarin ze klaar zijn voor het programmeren en dan worden de half-gerede producten opgeslagen als inventaris, wachtend op orders van de klant. De klant levert dan de data aan de fabriek, waar de data permanent in de half-gerede ROM's worden geschreven door gebruikmaking van 30 het zogenaamde maskerprogrammeringsproces. Deze procedure is nu een standaardwerkwijze in de halfgeleiderindustrie voor het fabriceren van ROM's.

In de meeste ROM's worden metaaloxide-halfgeleider-veldeffect-transistoren (MOSFET's) gebruikt als de geheugencellen voor het op-35 slaan van data. In het maskerprogrammeringsstadium worden doteringen selectief in specifieke kanalen in de MOSFET-geheugencellen gediffundeerd om zo de drempelspanning daarvan te veranderen, waarbij de MOSFET-geheugencellen op AAN/UIT-toestanden worden ingesteld die ver- 1006265 2 schillende binaire data vertegenwoordigen. De MOSFET-geheugencellen worden via een veelheid polysilicium-gebaseerde woordleidingen en bitleidingen met de externe schakelingen verbonden. De kanaalgebieden bevinden zich onder de woordleidingen en tussen elk paar aangrenzende 5 bitleidingen. Of een MOSFET-geheugencel is ingesteld voor het opslaan van een binair cijfer 0 of 1 is afhankelijk ervan of het bijbehorende kanaal wel of niet is gediffundeerd met doteringen. Als het bijbehorende kanaal is gediffundeerd met doteringen, wordt de MOSFET-geheugencel ingesteld om een hoge drempelspanning te hebben, waarbij 10 de MOSFET-geheugencel op effectieve wijze op een permanente UIT-toestand wordt ingesteld die de opslag van een eerste binair cijfer, bijvoorbeeld 1 vertegenwoordigt; anders wordt de MOSFET-geheugencel ingesteld om een lage drempelspanning te hebben, waarbij de MOSFET-geheugencel op effectieve wijze op een permanente AAN-toestand wordt 15 ingesteld, die de opslag van een tweede binair cijfer, bijvoorbeeld 0, vertegenwoordigt.

Figuur 1 toont het schakelschema van een conventionele masker-R0M-inrichting 10, die een veelheid overdwars aangebrachte parallel op afstand van elkaar liggende woordleidingen (WLO, WL1, WL2, WL3) en een 20 veelheid overlangs aangebrachte parallel op afstand van elkaar liggende bitleidingen (BLO, BL1, BL2, BL3, BL4) omvat. Elk segment van de woordleidingen dat zich tussen één aangrenzend paar van de bitleidingen bevindt is de locatie waar één MOSFET-geheugencel wordt gevormd. De binaire data die in elke MOSFET-geheugencel zijn opgeslagen, zijn 25 afhankelijk van de drempelspanning hiervan. Als bijvoorbeeld één MOSFET-geheugencel op bestelling is gemaakt met een hoge drempelspanning, dan betekent dit dat deze MOSFET-geheugencel is ingesteld op een permanente UIT-toestand die de permanente opslag van een eerste binair cijfer, bijvoorbeeld 1, vertegenwoordigt. Als daarentegen de M0SFET-30 geheugencel op bestelling is gemaakt met een lage drempelspanning, dan betekent dit dat deze MOSFET-geheugencel is ingesteld op een permanente AAN-toestand, die de permanente opslag van een tweede binair cijfer, bijvoorbeeld 0, vertegenwoordigt. In figuur 1, bijvoorbeeld, zijn die geheugencellen die zijn ingesteld op een permanente UIT-toestand 35 aangeduid door het labelen van een zwart vakje tussen de source/drain-elektroden, zoals aangeduid door de cel die is gelabeld met het ver-wijzingscijfer 14. Die geheugencel len die niet zijn gelabeld met een zwart vakje zijn daarentegen ingesteld op een permanente AAN-toestand, 1006265 3 zoals aangeduid door de cel die is gelabeld met het verwijzingscijfer 12.

Om data uit de ROM-inrichting te lezen wordt een specifieke potentiaal aan de overeenkomstige bitleidingen en woordleidingen toege-5 voerd. Voor het lezen van data van de geheugencel 12 (die een lage drempelspanning heeft, wat de opslag van de binaire data 0 aanduidt) wordt bijvoorbeeld een potentiaal aan de gate van de geheugencel 12 via de woordleiding WLO en aan de drain van de geheugencel 12 via de bitleiding BLO toegevoerd. Aangezien de geheugencel 12 op bestelling 10 is gemaakt met een lage drempelspanning, zal de toegevoerde potentiaal de MOSFET-geheugencel AAN zetten, waardoor een verandering wordt bewerkstelligd in de stroom die in de bitleiding BLO vloeit. Aangezien daarentegen de geheugencel 14 op bestelling is gemaakt met een hoge drempelspanning, zal de toegevoerde potentiaal geen verandering be-15 werkstelligen in de stroom die in de overeenkomstige bitleiding BL2 vloeit. Door het detecteren van de stroomveranderingen in de bitleidingen kan de externe schakeling bepalen of de data 0 of 1 zijn.

Met verwijzing naar figuur 2 is er een bovenaanzicht van de layout van een deel van de conventionele ROM-inrichting van figuur 1 20 getoond. Deze ROM-inrichting is gebaseerd op een P-type siliciumsub-straat 20. Door ionen-implantatie met een N-type doteringsmateriaal op geselecteerde gebieden op het siliciumsubstraat 20 worden een veelheid parallel op afstand van elkaar liggende begraven bitleidingen 22, 26 en complementaire bitleidingen 24, 28 gevormd. De begraven bitleidin-25 gen 22, 26 zijn met een spanningsbron V verbonden, terwijl de complementaire bitleidingen 24, 28 met aarde zijn verbonden. De ROM- inrichting is verder gevormd met een veelheid parallel op afstand van elkaar liggende woordleidingen WLO, WL1, die de begraven bitleidingen 22, 26 en complementaire bitleidingen 24, 28 althans nagenoeg onder 30 een rechte hoek kruisen. Dit vormt een veelheid MOSFET-geheugencellen 30 (zoals aangeduid door de met een streeplijn aangegeven vakjes in figuur 2), die een lage drempelspanning hebben, en een veelheid MOSFET-geheugencellen 32, die een hoge drempelspanning hebben.

Met verwijzing naar figuur 3 is er een schematische doorsnede van 35 een deel van de ROM-inrichting van figuur 2 getoond. Deze doorsnede wordt in het bijzonder gebruikt voor het afbeelden van de programmering van data in de ROM-inrichting. Eerst wordt een siliciumsubstraat 15 tot stand gebracht. Dan wordt een N-type doteringsmateriaal, zoals 1006265 if arseen (As), door middel van ionenimplantatie in geselecteerde gebieden van het siliciumsubstraat 15 gediffundeerd voor het vormen van een veelheid parallel en althans nagenoeg op gelijke afstand van elkaar liggende N* diffusiegebieden 11, die als een veelheid bitleidingen 5 dienen. Eén kanaalgebied 16 wordt gevormd tussen elk aangrenzend paar van de N*-diffusiegebieden (bitleidingen) 11. Vervolgens wordt een thermisch oxidatieproces op de wafel uitgevoerd. Als gevolg van verschillende oxidatiesnelheden op verschillende gebieden, wordt een dikke oxidatielaag 17a (die dient als een isolatielaag) over de N*-10 diffusiegebieden (bitleidingen) 11 gevormd, terwijl een dunne oxidatielaag 17b wordt gevormd over elk kanaalgebied 16. Daarna wordt een veelheid parallel op afstand van elkaar liggende polysiliciumlagen 13 (die dienen als woordleidingen) over de wafel gevormd, op zodanige wijze, dat ze de onderliggende N*-diffusiegebieden (bitleidingen) 11 15 althans ragenoeg onder een rechte hoek kruisen (slechts één van de polysiliciumlagen 13 is zichtbaar in de doorsnede van figuur 3) · Dit voltooit het half-gerede product van de ROM-inrichting.

In het maskerprogrammeringsproces bedekt een masker 19 het bovenste vlak van het half-gerede product van de ROM-inrichting. Dit masker 20 19 is vooraf gedefinieerd voor het vormen van een veelheid openingen voor het blootleggen van die kanaalgebieden die behoren bij de M0SFET-geheugencellen die op een permanente UIT-toestand ingesteld moeten worden. Een P-type doteringsmateriaal, zoals boor, wordt door middel van ionenimplantatie door de openingen in het masker 19 in de overeen-25 komende kanaalgebieden gediffundeerd. Dit voltooit het zogenaamde code-implanteringsproces.

In het voltooide product van de ROM-inrichting bewerkstelligen de gedoteerde kanalen dat de bijbehorende MOSFET-geheugencellen een hoge drempelspanning hebben, waardoor deze op een permanente UIT-toestand 30 worden ingesteld. Aan de andere kant bewerkstelligen de ongedoteerde kanalen dat de bijbehorende MOSFET-geheugencellen een lage drempel-spanning hebben, waardoor deze op een permanente AAN-toestand worden ingesteld.

De bovenstaande ROM-inrichting heeft echter de volgende twee 35 nadelen. Ten eerste zou, wanneer de ROM-inrichting verder wordt gemi-niaturiseerd, de toevoer van een hoge concentratie van doteringen aan geselecteerde kanaalgebieden de ongewenste verschijnselen van laterale diffusie, junctie-lekkage, en gereduceerde doorslagspanning kunnen 1006265 5 veroorzaken. Dit is het gevolg van het feit dat de begraven bitleidin-gen in de conventionele ROM-inrichting worden gevormd door het implanteren van doteringen in het siliciumsubstraat. Ten tweede is, aangezien het proces voor het fabriceren van de conventionele ROM-inrich-5 ting het gebruik behelst van thermische oxidatie voor het vormen van de isolerende oxidatielagen, de planarisatie van het wafeloppervlak niet zeer bevredigend. Slechte planarisatie beïnvloedt het prestatievermogen van de ROM-inrichting nadelig.

Het is daarom een hoofddoelstelling van de onderhavige uitvinding 10 om een nieuwe halfgeleiders truc tuur voor een ROM-inrichting te verschaffen waarin de bovengenoemde nadelen althans nagenoeg zijn geëlimineerd.

Het is een andere doelstelling van de onderhavige uitvinding een werkwijze te verschaffen voor het fabriceren van de bovenstaande R0M-15 inrichting.

Overeenkomstig de bovenstaande en andere doelstellingen van de onderhavige uitvinding worden een verbeterde halfgeleiderstructuur voor een ROM-inrichting en een werkwijze voor het fabriceren van een dergelijke ROM-inrichting verschaft.

20 De halfgeleider van de ROM-inrichting omvat: een halfgeleidersubstraat; een eerste isolerende laag die over het substraat is gevormd; een veelheid althans nagenoeg parallel op afstand van elkaar liggende langgerekte geleidende lagen die in een eerste richting zijn 25 georiënteerd om te dienen als een veelheid woordleidingen; een tweede isolerende laag die in elk van de ruimten tussen de geleidende lagen is gevormd; een derde isolerende laag die over de geleidende lagen en de isolerende laag is gevormd; 30 een roosterachtige structuur van een halfgeleiderlaag die over de derde isolerende laag is gevormd, waarbij de roosterachtige structuur een veelheid althans nagenoeg parallel op afstand van elkaar liggende eerste delen heeft die in een tweede richting althans nagenoeg onder een rechte hoek met betrekking tot de eerste richting zijn georiën-35 teerd en een veelheid althans nagenoeg parallel op afstand van elkaar liggende tweede delen die in de eerste richting zijn georiënteerd en over de geleidende lagen liggen; waarbij de eerste delen van de roosterachtige structuur als een 1006265 6 veelheid bitleidingen voor de ROM-inrichting dienen en waarbij de tweede delen van de roosterachtige structuur als een veelheid kanaal-gebieden dienen die bij de bitleidingen behoren.

Alternatief omvat de halfgeleider van de ROM-inrichting: 5 een halfgeleidersubstraat; een eerste isolerende laag die over het substraat is gevormd; een veelheid althans nagenoeg parallel op afstand van elkaar liggende langgerekte geleidende lagen die in een eerste richting zijn georiënteerd om te dienen als een veelheid woordleidingen; 10 een tweede isolerende laag die in elk van de ruimten tussen de geleidende lagen is gevormd; een derde isolerende laag die over de geleidende lagen en de isolerende laag is gevormd; een veelheid althans nagenoeg parallel op afstand van elkaar lig- 15 gende eerste halfgeleiderlagen die dienen als een veelheid bitleidingen over de derde isolerende laag en die in een tweede richting althans nagenoeg onder een rechte hoek met betrekking tot de eerste richting zijn georiënteerd; en een veelheid althans nagenoeg parallel op afstand van elkaar lig- 20 gende tweede halfgeleiderlagen die dienen als een veelheid kanaalge-bieden tussen de bitleidingen, waarbij de tweede halfgeleiderlagen zijn gevormd op posities die over de geleidende lagen liggen.

De werkwijze voor het fabriceren van de bovenstaande ROM-inrichting omvat de stappen van: 25 (1) vormen van een halfgeleidersubstraat dat een eerste isoleren de laag daarop heeft; (2) vormen van een veelheid althans nagenoeg parallel op afstand van elkaar liggende langgerekte geleidende lagen die in een eerste richting op de eerste isolerende laag zijn georiënteerd, waarbij de 30 geleidende lagen als een veelheid woordleidingen dienen; (3) vormen van een tweede isolerende laag die wordt gevormd in elk van de lege ruimten tussen de veelheid geleidende lagen; (4) vormen van een derde isolerende laag die wordt gevormd over de geleidende lagen en de isolerende laag; 35 (5) vormen van een halfgeleiderlaag over de derde isolerende laag; (6) verwijderen van geselecteerde delen van de halfgeleiderlaag voor het vormen van een roosterachtige structuur van de halfgeleider- 1006265 7 laag die een veelheid althans nagenoeg parallel op afstand van elkaar liggende eerste delen heeft die in een tweede richting althans nagenoeg onder een rechte hoek met betrekking tot de eerste richting zijn georiënteerd en een veelheid althans nagenoeg parallel op afstand vein 5 elkaar liggende tweede delen die in de eerste richting zijn georiënteerd en over de geleidende lagen liggen; (7) vormen van een vierde isolerende laag voor het opvullen van elk van de lege ruimten in de roosterachtige structuur; (8) definiëren van de eerste delen van de roosterachtige struc-10 tuur als bitleidingen en de tweede delen van de roosterachtige structuur als kanaalgebieden; en (9) uitvoeren van een codedefinitie- en implantatieproces voor het programmeren van data in de ROM-inrichting, waarbij een eerste geselecteerde groep van de kanaalgebieden wordt gedo-15 teerd met een doteringsmateriaal om daardoor een eerste drempelspan-ning te hebben die de opslag van een eerste binair cijfer in de bijbehorende geheugencellen vertegenwoordigt, en een tweede geselecteerde groep van de kanaalgebieden niet wordt gedoteerd met het doteringsmateriaal om daardoor een tweede drempel-20 spanning te hebben die de opslag van een tweede binair cijfer in de bijbehorende geheugencellen vertegenwoordigt.

De bovenstaande ROM-inrichting biedt verscheidene voordelen ten opzichte van de stand van de techniek. Ten eerste kan een betere pla-narisatie van het wafeloppervlak worden bereikt met verhoogde tussen-25 ruimte-opvulmogelijkheid. Ten tweede worden, aangezien de bitleidingen niet worden gevormd door het diffunderen van doteringen in het silici-umsubstraat, de nadelen van laterale diffusie, junctie-lekkage en gereduceerde doorslagspanning niet ervaren wanneer de ROM-inrichting verder wordt geminiaturiseerd.

30 De uitvinding zal beter worden begrepen door de volgende gede tailleerde beschrijving van de voorkeursuitvoeringsvormen te lezen, waarbij wordt verwezen naar de begeleidende tekeningen.

Figuur 1 is een schakelschema van een conventionele ROM-inrichting; 35 Figuur 2 is een bovenaanzicht van de layout van een deel van de ROM-inrichting van figuur 1;

Figuur 3 is een schematische doorsnede die de halfgeleiderstruc-tuur van de ROM-inrichting volgens figuur 2 toont door de lijn A-A'; 1006265 8 en

Figuren 4A tot en met 4K zijn schema's die worden gebruikt voor het afbeelden van de stappen die de werkwijze volgens de onderhavige uitvinding omvat voor het fabriceren van een ROM-inrichting.

5 Figuren 4A tot en met 4K zijn schema's die de stappen afbeelden die de werkwijze volgens de onderhavige uitvinding omvat voor het fabriceren van een ROM-inrichting van het type omvattende een veelheid MOSFET-geheugencellen voor het opslaan van data.

Met verwijzing eerst naar figuur 4A wordt in de eerste stap een 10 halfgeleidersubstraat 40 van een eerste type, dat ofwel P-type ofwel N-type kan zijn, tot stand gebracht. Vervolgens wordt een eerste isolerende laag 4l, zoals een laag van siliciumoxide, over het substraat 40 gevormd.

Vervolgens met verwijzing naar figuur 4B, wordt in de navolgende 15 stap een geleidende laag 43. zoals een laag van een geleidend materiaal dat is geselecteerd van de groep bestaande uit polysilicium, wolfraam, titaan en aluminium gevormd door middel van fysische damp-depositie (physical vapor deposition = PVD) of chemische dampdepositie (chemical-vapor deposition = CVD) over de eerste isolerende laag 4l.

20 Verder met verwijzing naar figuur 4C wordt, in de navolgende stap, een fotolithografisch en etsproces op de wafel uitgevoerd om zo geselecteerde delen van de geleidende laag 43 te verwijderen. De resterende delen van de geleidende laag 43 dienen als een veelheid althans nagenoeg parallel op afstand van elkaar liggende woordleidingen 25 43a, 43b, die in een eerste richting zijn georiënteerd zoals aangeduid door de Y-as; en de lege ruimten die door de verwijderde delen hiervan zijn achtergelaten vormen een veelheid geulen 45a, 45b, 45c (waarnaar hierna collectief wordt verwezen door het verwijzingscijfer 45).

Met verwijzing naar figuur 4D wordt een tweede isolerende laag 30 44, zoals een laag van siliciumoxide, gevormd voor het opvullen van de geulen 45 (figuur 4C), waarbij een bovenvlak althans nagenoeg even hoog is als het bovenvlak van de geleidende lagen (woordleidingen) 43a, 43b. Voor het verschaffen van een plat bovenvlak voor de tweede isolerende laag 44 wordt een planarisatieproces, zoals een centrigu-35 geer-op-glas (spin-on glass = SOG)- of een chemisch mechanisch polijs-tings (CMP)-proces uitgevoerd. In het SOG-proces wordt eerst een oxi-delaag in de geulen 45 aangebracht en dan teruggeëtst tot het bovenvlak daarvan althans nagenoeg even hoog is als de geleidende lagen 1006265 9 (woordleidingen 43a, 43b).

Met verwijzing verder naar figuur 4E wordt een derde isolerende laag 47. zoals een laag van siliciumoxide of een laag van de 0N0 (siliciumdioxide/siliciumnitride/siliciumdioxide)-structuur gevormd 5 over het gehele bovenvlak van de wafel. Vervolgens wordt een halfge-leiderlaag 49, zoals een laag van intrinsiek amorf silicium of polysi-licium, gevormd over de derde isolerende laag 47· De halfgeleiderlaag 49 kan ofwel P-type ofwel N-type zijn. Eén werkwijze voor het vormen van de halfgeleiderlaag 49 is het eerst uitvoeren van een PECVD-10 (plasma enhanced chemical-vapor deposition = plasma-verrijkte chemische dampdepositie)-proces op de wafel met gebruikmaking van de damp van SiHz, bij een temperatuur van circa 350*C tot 575*C voor het aanbrengen van een laag van intrinsiek amorf silicium, en dan uitvoeren van een ionenimplantatieproces op de wafel om zo een doteringsma-15 teriaal, zoals boor, in de intrinsieke amorfe siliciumlaag te diffunderen om de concentratie daarvan op een hoger niveau in te stellen en daardoor de geleidbaarheid daarvan te verhogen.

Vervolgens met verwijzing naar figuur 4F is de volgende stap het verwijderen van geselecteerde delen van de halfgeleiderlaag 49 samen 20 met de onderliggende delen van de derde isolerende laag 47 door middel van een fotolithografisch en etsproces om zo een roosterachtige structuur te vormen die een veelheid parallel op afstand van elkaar liggende eerste delen 49a, 49b heeft die in de tweede richting zijn georiënteerd, zoals aangeduid door de X-as, en een veelheid parallel op 25 afstand van elkaar liggende tweede delen 50a, 50b, 50c, 50d, 50e, 50f die in de eerste richting zijn georiënteerd zoals aangeduid door de Y-as. De resterende delen van de derde isolerende laag 47 zijn aangeduid door de verwijzingscijfers 47a, 47b in figuur 4F.

Met verwijzing vervolgens naar figuur 4G, wordt in de volgende 30 stap een vierde isolerende laag 48 gevormd voor het opvullen van elk van de lege ruimten in de roosterachtige structuur. Voor het verschaffen van een plat bovenvlak voor de vierde isolerende laag 48 wordt een planarisatieproces, zoals een centrifugeer-op-glas (S0G)- of een chemisch mechanisch polijstings (CMP)-proces uitgevoerd. Door het 35 planarisatieproces wordt het bovenvlak van de vierde isolerende laag 48 afgeplat om althans nagenoeg van dezelfde hoogte te zijn als het bovenvlak van de roosterachtige structuur.

Met verwijzing verder naar figuur 4H is de navolgende stap het 1006265 10 definiëren van de eerste delen 49a. 49b van de roosterachtige structuur die in de X-richting als bitleidingen zijn georiënteerd, en de tweede delen 50a, 50b, 50c, 50d, 50e, 50f hiervan als kanaalgebieden. Eerst wordt een fotolaklaag aangebracht over het gehele bovenvlak van 5 de wafel en deze wordt dan selectief verwijderd voor het blootleggen van de eerste delen 49a, 49b van de roosterachtige structuur die in de X-richting zijn georiënteerd. De resterende delen 51a, 51b, 51c van de fotolaklaag zijn langgerekte stroken die alles van de tweede delen 50a, 50b, 50c, 50d, 50e, 50f van de roosterachtige structuur en alles 10 van de vierde isolerende lagen 48 daartussen bedekken. Vervolgens wordt een ionenimplantatieproces op de wafel uitgevoerd om zo een doteringsmateriaal van het eerste type, zoals N-type arseen (As)-ionen in de blootgelegde delen van de roosterachtige structuur (dat wil zeggen de eerste delen 49a, 49b van de roosterachtige structuur die in 15 de X-richting is georiënteerd) te diffunderen om deze in N*-diffusie-gebieden met verhoogde geleidbaarheid om te zetten om te dienen als een veelheid bitleidingen voor de ROM-inrichting. Hierna worden de fotolaklagen 51a, 51b, 51c verwijderd.

De bovenstaande stappen voltooien de fabricage van een half-20 gereed product van de ROM-inrichting die nog niet masker-geprogram-meerd is voor het opslaan van permanente data. Na het ontvangen van orders van de klant, wordt een maskerprogrammeringsproces uitgevoerd op het half-gerede product van de ROM-inrichting om zo de door de klant geleverde binaire code permanent in de ROM-inrichting op te 25 slaan. Dit proces zal gedetailleerd in de volgende paragrafen worden beschreven met verwijzing naar de volgende figuren 4l en 4J.

Met verwijzing naar de figuren 4l en 4j samen (waarbij figuur 4l een doorsnede van de wafel van figuur 4h door de lijn A-A' toont, terwijl figuur 4j een andere doorsnede hiervan door de lijn B-B' 30 toont), is de navolgende stap het uitvoeren van het zogenaamde code-definitie- en implantatieproces op de wafel voor het instellen van verschillende drempelspanningsniveaus op de geselecteerde M0SFET-geheugencellen in de ROM-inrichting. De verschillende drempelspanningsniveaus vertegenwoordigen verschillende waarden van binaire data 35 die permanent in de bijbehorende MOSFET-geheugencellen van de ROM-inrichting worden geschreven.

Eerst wordt een fotolaklaag 54 over de wafel gevormd en dan selectief verwijderd voor het blootleggen van die kanaalgebieden die 1006265 11 behoren bij die MOSFET-geheugencellen die ingesteld moeten worden op een permanente UIT-toestand. De niet-blootgelegde kanaalgebieden behoren, aan de andere kant, bij die MOSFET-geheugencellen die ingesteld moeten worden op een permanente AAN-toestand.

5 In het geval van figuur 4l heeft de fotolaklaag 54 bijvoorbeeld één opening die het kanaalgebied 50c blootlegt dat behoort bij een eerste MOSFET-geheugencel 55 die ingesteld moet worden op een permanente UIT-toestand, terwijl het kanaalgebied 50d dat behoort bij een tweede MOSFET-geheugencel 56 die moet worden ingesteld op een perma-10 mente AAN-toestand wordt bedekt. Een ionenimplantatieproces wordt dan uitgevoerd op de wafel om zo een doteringsmateriaal in het blootgelegde kanaalgebied 50c te diffunderen. Als resultaat hiervan zal de MOSFET-geheugencel 55 die bij het kanaalgebied 50c behoort ingesteld worden om een lage drempel spanning te hebben, wat een permanente UIT-15 toestand aanduidt; terwijl de MOSFET-geheugencel 56 die bij het kanaalgebied 50d behoort ingesteld zal worden om een hoge drempelspan-ning te hebben, wat een permanente AAN-toestand aanduidt. Dit voltooit de programmering en permanente opslag van de door de klant geleverde binaire code in de ROM-inrichting.

20 Hierna worden conventionele stappen, waaronder de vorming van contacten, metallurgie, passivering, en verpakking uitgevoerd om het product van de ROM-inrichting te voltooien. Deze stappen zijn standaardprocessen in het fabricageproces, zodat de beschrijving daarvan niet verder in detail wordt besproken.

25 Vervolgens met verwijzing naar figuur 4K is een schematisch bovenaanzicht getoond van het voltooide product van de ROM-inrichting. Zoals getoond omvat deze ROM-inrichting een veelheid parallel op afstand van elkaar liggende bitleidingen BLl, BL2 (de eerste delen 49a, 49b van de roosterachtige structuur) en een veelheid parallel op af-30 stand van elkaar liggende, erboven liggende woordleidingen WL1, WL2, WL3 (de geleidende lagen 43a, 43b) die de bitleidingen BLl, BL2 althans nagenoeg onder een rechte hoek kruisen. Het kanaalgebied 50c, dat door de voorafgaande ionenimplantatie met doteringen is gediffundeerd, bewerkstelligt dat de bijbehorende MOSFET-geheugencel, die is 35 aangeduid door het met een streeplijn aangeduide vakje dat met het verwijzingscijfer 55 is gelabeld, op een permanente UIT-toestand wordt ingesteld; terwijl het kanaal 50d, dat niet met doteringen is gediffundeerd, bewerkstelligt dat de bijbehorende MOSFET-geheugencel, 1006265 12 die wordt aangeduid door het met een streeplijn aangeduide vakje dat is gelabeld met het verwijzingscijfer 56, wordt ingesteld op een permanente AAN-toestand. Als resultaat hiervan zal, wanneer een potentiaal wordt toegevoerd aan de woordleiding WL2, het kanaalgebied 50d 5 worden ingesteld op een AAN-toestand, waardoor de stroom van de bit-leiding BL1 naar de bitleiding BL2 kan vloeien.

Tenslotte biedt de onderhavige uitvinding een aantal voordelen ten opzichte van de stand van de techniek. Ten eerste kan, aangezien een SOG-proces of een CMP-proces in plaats van het thermische oxida-10 tieproces uit de stand van de techniek wordt gebruikt om de tweede isolerende laag te vormen, een betere planarisatie van het wafel-oppervlak worden bereikt. Bovendien is, aangezien in het SOG-proces een diëlektrisch materiaal zoals siliciumoxide in de vorm van vloeistof wordt gebruikt voor het bedekken van het bovenvlak van de wafel, 15 de tussenruimte-opvulmogelijkheid voor groeven in het bovenvlak van de wafel beter dan met gebruikmaking van de CVD-werkwijze zoals in de stand van de techniek. Lege ruimten in het bovenvlak van de wafel worden derhalve aanzienlijk gereduceerd.

Ten tweede worden, aangezien de bitleidingen niet worden gevormd 20 door middel van diffundering van doteringen in het siliciumsubstraat, de nadelen van laterale diffusie, junctielekkage en gereduceerde door-slagspanning niet ervaren wanneer de ROM-inrichting verder wordt gemi-niaturiseerd.

Het toegangsbedrijf voor het lezen van data uit de ROM-inrichting 25 wordt uitgevoerd door het toevoeren van een elektrische potentiaal aan de woordleidingen en dan door gebruikmaking van detectieversterkers om de verandering in de stroom in de bitleidingen te detecteren. Dit bedrijf is hetzelfde als bij de conventionele toegangswerkwijze zodat op de beschrijving daarvan niet verder ingegaan zal worden.

30 De uitvinding is beschreven met gebruikmaking van bij wijze van voorbeeld gegeven voorkeursuitvoeringsvormen. Het zal echter duidelijk zijn dat de reikwijdte van de uitvinding niet beperkt is tot de geopenbaarde uitvoeringsvormen. In tegendeel, deze is bestemd om verscheidene modificaties en soortgelijke inrichtingen te dekken. De 35 reikwijdte van de conclusies moet daarom in de meest brede zin worden geïnterpreteerd om zo al dergelijke modificaties en soortgelijke inrichtingen te omvatten.

1006265

Claims (23)

1. ROM-inrichting, omvattende een halfgeleidersubstraat; 5 een eerste isolerende laag die over het substraat is gevormd; een veelheid althans nagenoeg parallel op afstand van elkaar liggende langgerekte geleidende lagen die in een eerste richting zijn georiënteerd om te dienen als een veelheid woordleidingen; een tweede isolerende laag die in elk van de ruimten tussen de 10 geleidende lagen is gevormd; een derde isolerende laag die over de geleidende lagen en de isolerende laag is gevormd; een roosterachtige structuur van een halfgeleiderlaag die over de derde isolerende laag is gevormd, waarbij de roosterachtige structuur 15 een veelheid althans nagenoeg parallel op afstand van elkaar liggende eerste delen heeft die in een tweede richting althans nagenoeg onder een rechte hoek met betrekking tot de eerste richting zijn georiënteerd en een veelheid althans nagenoeg parallel op afstand van elkaar liggende tweede delen die in de eerste richting zijn georiënteerd en 20 over de geleidende lagen liggen; waarbij de eerste delen van de roosterachtige structuur als een veelheid bitleidingen voor de ROM-inrichting dienen en waarbij de tweede delen van de roosterachtige structuur als een veelheid kanaal-gebieden dienen die bij de bitleidingen behoren.

2. ROM-inrichting volgens conclusie 1, waarbij de halfgeleider laag wordt gevormd door een halfgeleidermateriaal dat is geselecteerd uit de groep bestaande uit intrinsiek amorf silicium en polysilicium.

3. ROM-inrichting volgens conclusie 1, waarbij de geleidende lagen zijn gevormd door een geleidend materiaal dat is geselecteerd 30 van de groep bestaande uit polysilicium, titaan, wolfraam en aluminium.

4. ROM-inrichting volgens conclusie 1, waarbij de geleidende lagen die als woordleidingen dienen althans nagenoeg onder een rechte hoek met betrekking tot de bitleidingen zijn georiënteerd. 35

5· ROM-inrichting volgens conclusie 1, waarbij de eerste, tweede, en derde isolerende lagen elk een laag van siliciumdioxide zijn.

6. ROM-inrichting volgens conclusie 1, waarbij een eerste geselecteerde groep van de kanaalgebieden wordt 1006265 gedoteerd met een doteringsmateriaal om daardoor een eerste drempel-spanning te hebben die de opslag van een eerste binair cijfer in de bijbehorende geheugencellen vertegenwoordigt, en een tweede geselecteerde groep van de kanaalgebieden niet wordt 5 gedoteerd met het doteringsmateriaal om daardoor een tweede drempel-spanning te hebben die de opslag van een tweede binair cijfer in de bijbehorende geheugencellen vertegenwoordigt.

7· ROM-inrichting volgens conclusie 1, waarbij de veelheid bit-leidingen althans nagenoeg over gelijke intervallen liggen.

8. ROM-inrichting volgens conclusie 7. waarbij de veelheid woord- leidingen althans nagenoeg over gelijke intervallen liggen.

9. ROM-inrichting, omvattende: een halfgeleidersubstraat; een eerste isolerende laag die over het substraat is gevormd; 15 een veelheid althans nagenoeg parallel op afstand van elkaar liggende langgerekte geleidende lagen die in een eerste richting zijn georiënteerd om als een veelheid woordleidingen te dienen; een tweede isolerende laag die in elk van de ruimten tussen de geleidende lagen is gevormd; 20 een derde isolerende laag die over de geleidende lagen en de isolerende laag is gevormd; een veelheid althans nagenoeg parallel op afstand van elkaar liggende eerste halfgeleiderlagen die dienen als een veelheid bitleidin-gen over de derde isolerende laag en die in een tweede richting al- 25 thans nagenoeg onder een rechte hoek met betrekking tot de eerste richting zijn georiënteerd; en een veelheid althans nagenoeg parallel op afstand van elkaar liggende tweede halfgeleiderlagen die dienen als een veelheid kanaalgebieden tussen de bitleidingen, waarbij de tweede halfgeleiderlagen 30 zijn gevormd op posities die boven de geleidende lagen liggen.

10. Werkwijze voor het fabriceren van een ROM-inrichting, omvattende de stappen van: (1) vormen van een halfgeleidersubstraat dat een eerste isolerende laag daarop heeft; 35 (2) vormen van een veelheid althans nagenoeg parallel op afstand van elkaar liggende langgerekte geleidende lagen die in een eerste richting op de eerste isolerende laag zijn georiënteerd, waarbij de geleidende lagen als een veelheid woordleidingen dienen; 1006265 (3) vormen van een tweede isolerende laag in elk van de lege ruimten tussen de veelheid geleidende lagen; (4) vormen van een derde isolerende laag over de geleidende lagen en de isolerende laag; 5 (5) vormen van een halfgeleiderlaag over de derde isolerende laag; (6) verwijderen van geselecteerde delen van de halfgeleiderlaag voor het vormen van een roosterachtige structuur van de halfgeleider-laag die een veelheid althans nagenoeg parallel op afstand van elkaar 10 liggende eerste delen heeft die in een tweede richting althans nagenoeg onder een rechte hoek met betrekking tot de eerste richting zijn georiënteerd en een veelheid althans nagenoeg parallel op afstand van elkaar liggende tweede delen die in de eerste richting zijn georiënteerd en over de geleidende lagen liggen; 15 (7) vormen van een vierde isolerende laag voor het opvullen van elk van de lege ruimten in de roosterachtige structuur; (8) definiëren van de eerste delen van de roosterachtige structuur als bitleidingen en de tweede delen van de roosterachtige structuur als kanaalgebieden; en 20 (9) uitvoeren van een codedefinitie- en implantatieproces voor het programmeren van data in de ROM-inrichting, waarbij een eerste geselecteerde groep van de kanaalgebieden wordt gedoteerd met een doteringsmateriaal om daardoor een eerste drempelspan-ning te hebben die de opslag van een eerste binair cijfer in de bijbe- 25 horende geheugencellen vertegenwoordigt, en een tweede geselecteerde groep van de kanaalgebieden niet wordt gedoteerd met het doteringsmateriaal om daardoor een tweede drempel-spanning te hebben die de opslag van een tweede binair cijfer in de bijbehorende geheugencellen vertegenwoordigt.

11. Werkwijze volgens conclusie 10, waarbij in de stap (3) de tweede isolerende laag wordt gevormd door een planarisatieproces.

12. Werkwijze volgens conclusie 10, waarbij in de stap (5) de halfgeleiderlaag wordt gedoteerd met een doteringsmateriaal om zo de geleidbaarheid daarvan te verhogen. 35

13· Werkwijze volgens conclusie 10, waarbij in de stap (7) de vierde isolerende laag wordt gevormd door een SOG-proces.

14. Werkwijze volgens conclusie 10, waarbij in de stap (7) de vierde isolerende laag wordt geplanariseerd door een CMP-proces. 1006265

15· Werkwijze volgens conclusie 10, waarbij de stap (8) de sub-stappen omvat van: (i) aanbrengen van een fotolaklaag over de roosterachtige structuur; 5 (ii) verwijderen van geselecteerde delen van de fotolaklaag voor het blootleggen van de eerste delen van de roosterachtige structuur met de resterende delen van de fotolaklaag die de tweede delen van de roosterachtige structuur en de vierde isolerende lagen daartussen bedekken; 10 (iii) uitvoeren van een ionenimplantatieproces om zo een dote- ringsmateriaal in de blootgelegde delen van de roosterachtige structuur die de eerste delen van de roosterachtige structuur zijn te diffunderen, om de eerste delen van de halfgeleiderlaag in een veelheid diffusiegebieden met verhoogde geleidbaarheid om te zetten om te die- 15 nen als de bitleidingen; en (iv) verwijderen van de fotolaklaag.

16. Werkwijze volgens conclusie 10, waarbij de stap (9) de sub-stappen omvat van: (i) vormen van een fotolaklaag over de roosterachtige structuur 20 en de vierde isolerende laag; (ii) verwijderen van geselecteerde gebieden van de fotolaklaag voor het blootleggen van die kanaalgebieden die behoren bij een eerste geselecteerde groep van de MOSFET-geheugencellen die ingesteld moeten worden op een permanente UIT-toestand, waarbij de niet-blootgelegde 25 kanaalgebieden behoren bij een tweede geselecteerde groep van de MOSFET-geheugencellen die ingesteld moeten worden op een permanente AAN-toestand; (iii) uitvoeren van een ionenimplantatieproces om zo een dote-ringsmateriaal in de blootgelegde kanaalgebieden te diffunderen; en 30 (iv) verwijderen van de fotolaklaag.

17· Werkwijze voor het fabriceren van een ROM-inrichting, omvattende de stappen van: (1) vormen van een halfgeleidersubstraat die een eerste isolerende laag daarop heeft; 35 (2) vormen van een veelheid althans nagenoeg parallel op afstand van elkaar liggende langgerekte geleidende lagen die in een eerste richting op de eerste isolerende laag zijn georiënteerd, waarbij de geleidende lagen dienen als een veelheid woordleidingen; i ii & ö 2 β 5 (3) vormen van een tweede isolerende laag die in elk van de lege ruimten tussen de veelheid geleidende lagen is gevormd; <**) vormen van een derde isolerende laag die over de geleidende lagen en de isolerende laag is gevormd; 5 (5) vormen van een halfgeleiderlaag over de derde isolerende laag; (6) uitvoeren van een fotolithografisch en etsproces om zo geselecteerde delen van de halfgeleiderlaag te verwijderen om een roosterachtige structuur van de halfgeleiderlaag te vormen die een veelheid 10 althans nagenoeg parallel op afstand van elkaar liggende eerste delen heeft die in een tweede richting althans nagenoeg onder een rechte hoek met betrekking tot de eerste richting zijn georiënteerd en een veelheid althans nagenoeg parallel op afstand van elkaar liggende tweede delen die in de eerste richting zijn georiënteerd en over de 15 geleidende lagen liggen; (7) vormen van een vierde isolerende laag voor het opvullen van elk van de lege ruimten in de roosterachtige structuur; (8) definiëren van de eerste delen van de roosterachtige structuur als bitleidingen en de tweede delen van de roosterachtige struc- 20 tuur als kanaalgebieden, die de substappen omvat van: (i) vormen van een fotolaklaag over de roosterachtige structuur en de vierde isolerende laag; (ii) verwijderen van geselecteerde delen van de fotolaklaag voor het blootleggen van die kanaalgebieden die behoren bij een eerste 25 geselecteerde groep van de MOSFET-geheugencellen die ingesteld moeten worden op een permanente UIT-toestand, waarbij de niet-blootgelegde kanaalgebieden behoren bij een tweede geselecteerde groep van de MOSFET-geheugencellen die ingesteld moeten worden op een permanente AAN-toestand; 30 (iii) uitvoeren van een ionenimplantatieproces om zo een doteringsmateriaal in de blootgelegde kanaalgebieden te diffunderen; en (iv) verwijderen van de fotolaklaag; (9) uitvoeren van een codedefinitie- en implantatieproces voor 35 het programmeren van data in de ROM-inrichting.

18. Werkwijze volgens conclusie 17. waarbij in stap (5) de halfgeleiderlaag een laag van intrinsiek amorf silicium is, die over de derde isolerende laag is aangebracht. 1006265

19· Inrichting volgens conclusie 17» waarbij in stap (5) de half-geleiderlaag P-type is.

20. Werkwijze volgens conclusie 17. waarbij in stap (5) de half-geleiderlaag N-type is.

21. Werkwijze volgens conclusie 17. waarbij stap (9) de substap- pen omvat van: (i) aanbrengen van een fotolaklaag over de roosterachtige structuur; (ii) verwijderen van geselecteerde delen van de fotolaklaag voor 10 het blootleggen van een geselecteerde groep van de kanaalgebieden die behoren bij een eerste geselecteerde groep van MOSFET-geheugencellen die ingesteld moeten worden op een permanente UIT-toestand, waarbij de niet-blootgelegde kanaalgebieden behoren bij een tweede geselecteerde groep van MOSFET-geheugencellen die ingesteld moeten worden op een 15 permanente AAN-toestand.

22. Werkwijze volgens conclusie 20, waarbij stap (9) verder de substap omvat van: uitvoeren van een ionenimplantatieproces om zo een doteringsmate-riaal in de blootgelegde kanaalgebieden te diffunderen zodat 20 de eerste geselecteerde groep van de kanaalgebieden wordt gedo teerd met het doteringsmateriaal om daardoor een eerste drempelspan-ning te hebben die de opslag van een eerste binair cijfer in de bijbehorende geheugencellen vertegenwoordigt, en een tweede geselecteerde groep van de kanaalgebieden niet wordt 25 gedoteerd met het doteringsmateriaal om daardoor een tweede drempel-spanning te hebben die de opslag van een tweede binair cijfer in de bijbehorende geheugencellen vertegenwoordigt.

23. Werkwijze volgens conclusie 22, waarbij in stap (9) het doteringsmateriaal P-type is. 30 2k. Werkwijze volgens conclusie 22, waarbij in stap (9) het dote ringsmateriaal N-type is. 1006265