NL1004811C2 - Increasing capacitance of semiconductor device - Google Patents
Increasing capacitance of semiconductor device Download PDFInfo
- Publication number
- NL1004811C2 NL1004811C2 NL1004811A NL1004811A NL1004811C2 NL 1004811 C2 NL1004811 C2 NL 1004811C2 NL 1004811 A NL1004811 A NL 1004811A NL 1004811 A NL1004811 A NL 1004811A NL 1004811 C2 NL1004811 C2 NL 1004811C2
- Authority
- NL
- Netherlands
- Prior art keywords
- layer
- silicon
- semicircular
- grain
- hsg
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
tt
Werkwijze voor het verhogen van de capaciteit ACHTERGROND VAN DE UITVINDING.BACKGROUND OF THE INVENTION.
1. Gebied van de uitvinding1. Field of the invention
De onderhavige uitvinding heeft betrekking op de vorming van structuren met hoge capaciteit in inrichtingen 5 voor geïntegreerde schakeling en meer in het bijzonder op de vorming van elektroden welke ten minste één getextureerd oppervlak omvatten.The present invention relates to the formation of high capacity structures in integrated circuit devices 5 and more particularly to the formation of electrodes comprising at least one textured surface.
2. Beschrijving van de stand der techniek2. Description of the prior art
Historisch bezien is het verhogen van de dichtheid 10 van inrichtingen voor geïntegreerde schakeling ten dele bereikt door het verlagen van de afmetingen van structuren zoals bedradingslijnen en transistorgates en door het verlagen van de scheiding tussen de structuren welke de inrichting voor geïntegreerde schakeling uitmaken. Het verminderen 15 van de grootte van schakelingstructuren wordt algemeen aangeduid als het verlagen van de "ontwerpregels" welke worden gebruikt voor de vervaardiging van de inrichting voor geïntegreerde schakeling. Voor dynamische random access memories (DRAM's) wordt informatie kenmerkend opgeslagen door het 20 selectief opladen of ontladen van elke condensator van een op het oppervlak van een halfgeleidersubstraat gevormde reeks condensatoren. Meestal wordt een enkele bit van binaire informatie opgeslagen in elke condensator door het combineren van een ontladen condensator met een logische nul en een 25 opgeladen capaciteit met een logische één. Het oppervlakte-gebied van de platen van de geheugencondensatoren bepaalt de hoeveelheid lading die kan worden opgeslagen in elk van de condensatoren, met als gegeven de kenmerkende vastgestelde bedrijfsspanning van een geheugen, de elektrodescheiding die 30 betrouwbaar kan worden vervaardigd en de diëlektrische constante van het condensatordiëlektricum dat kenmerkend wordt gebruikt in de condensatoren. Het verminderen van het door een dergelijke DRAM-condensator ingenomen oppervlaktegebied in overeenstemming met verminderde ontwerpregels neigt tot 35 het verminderen van het oppervlaktegebied van de condensator-platen en het verminderen van de hoeveelheid lading die kan 1 00481 1 2 worden opgeslagen in de geheugencondensator (dat wil zeggen de capaciteit).Historically, increasing the density of integrated circuit devices has been achieved in part by decreasing the size of structures such as wiring lines and transistorgates and by decreasing the separation between the structures that make up the integrated circuit device. Reducing the size of circuit structures is commonly referred to as decreasing the "design rules" used to manufacture the integrated circuit device. For dynamic random access memories (DRAMs), information is typically stored by selectively charging or discharging each capacitor from a series of capacitors formed on the surface of a semiconductor substrate. Typically, a single bit of binary information is stored in each capacitor by combining a discharged capacitor with a logic zero and a charged capacity with a logic one. The surface area of the plates of the memory capacitors determines the amount of charge that can be stored in each of the capacitors, given the characteristic set operating voltage of a memory, the electrode separation that can be reliably manufactured and the dielectric constant of the capacitor dielectric typically used in the capacitors. Reducing the surface area occupied by such a DRAM capacitor in accordance with reduced design rules tends to reduce the surface area of the capacitor plates and reduce the amount of charge that can be stored in the memory capacitor (which ie capacity).
De hoeveelheid opgeslagen lading in geheugenconden-satoren moet kenmerkend groot genoeg zijn om betrouwbare wer-5 king van het geheugen te verkrijgen. Ten aanzien van recente op zeer grote schaal geïntegreerde ("ULSI") DRAM-ontwerpen zouden verdere verminderingen in de hoeveelheid in de DRAM-geheugencondensatoren opgeslagen lading kunnen voorkomen dat de in de condensator opgeslagen informatie betrouwbaar wordt 10 uitgelezen. Daarenboven vereisen DRAM's, omdat lading onvermijdelijk uit geheugencondensatoren weglekt, een periodieke verversing van de in elk van de condensatoren van de DRAM opgeslagen lading om te verzekeren dat de opgeslagen lading boven het minimale detecteerbare niveau blijft. Verdere ver-15 mindering van de capaciteit zou frequentere verversingsbehan-delingen voor de DRAM vereisen, welke ongewenst zijn omdat ten minste delen van de DRAM niet beschikbaar zijn voor het lezen en schrijven van informatie gedurende de verversings-behandelingen.The amount of stored charge in memory capacitors must typically be large enough to obtain reliable operation of the memory. With regard to recent very widely integrated ("ULSI") DRAM designs, further reductions in the amount of charge stored in the DRAM memory capacitors could prevent the information stored in the capacitor from being read reliably. In addition, since charge inevitably leaks from memory capacitors, DRAMs require periodic refresh of the charge stored in each of the capacitors of the DRAM to ensure that the stored charge remains above the minimum detectable level. Further capacity reductions would require more frequent refresh treatments for the DRAM, which are undesirable because at least parts of the DRAM are not available for reading and writing information during the refresh treatments.
20 Teneinde tegemoet te komen aan de uitdagingen van verminderde structuurafmetingen zijn DRAM-ontwerpen voorgesteld waarin condensatoren zijn opgenomen met verticale uitstrekkingen boven het oppervlak van het substraat (dat wil zeggen "gestapelde" condensatoren) of onder het oppervlak van 25 het substraat (dat wil zeggen "gleuf"-condensatoren). Door het aannemen van een meer driedimensionale structuur verschaffen dergelijke DRAM-ontwerpen geheugencondensatoren met grotere capaciteiten maar nemen deze minder oppervlaktegebied van het substraat in beslag. Ofschoon ontwerpen voor gesta-30 pelde condensatoren en gleufcondensatoren meer gecompliceerde structuren betekenen welke moeilijker te vervaardigen zijn, zijn deze ontwerpen onlangs aangenomen met ten minste enig succes. Als alternatief zijn minder kostbare en eenvoudiger te vervaardigen structuren welke een verbeterde capaciteit 35 hebben wenselijk. Daarenboven is het wenselijk om de verticale omvang van de opslagcondensator te verminderen om de produktie van vlakkere inrichtingsstructuren mogelijk te maken. Er blijft daarnaast een behoefte om de capaciteit van de DRAM-opslagcondensatoren te verhogen terwijl de hoeveel- 1 0048 1 1 3 heid oppervlaktegebied die wordt ingenomen door de DRAM-geheugencondensator op het oppervlak van het halfgeleidersub-straat wordt verlaagd.To address the challenges of reduced structure size, DRAM designs have been proposed incorporating capacitors with vertical extensions above the surface of the substrate (ie "stacked" capacitors) or below the surface of the substrate (ie "slit" capacitors). By adopting a more three-dimensional structure, such DRAM designs provide larger capacitance memory capacitors but occupy less surface area of the substrate. Although designs for stacked capacitors and slot capacitors mean more complicated structures that are more difficult to manufacture, these designs have recently been adopted with at least some success. Alternatively, less costly and easier-to-manufacture structures having improved capacity are desirable. In addition, it is desirable to reduce the vertical size of the storage capacitor to allow the production of flatter device structures. In addition, there remains a need to increase the capacity of the DRAM storage capacitors while decreasing the amount of surface area occupied by the DRAM memory capacitor on the surface of the semiconductor substrate.
Eén techniek die is voorgesteld voor het verhogen 5 van de voor een vast substraatoppervlak verkregen capaciteit is het gebruik maken van geruwd of getextureerd silicium als de bodemplaat voor de geheugencondensator. De voordelen van deze techniek worden ten dele weergegeven in fig. l welke in dwarsdoorsnede een deel van een DRAM toont met een geheugen-10 condensator met een van getextureerd silicium gevormde onderste plaatelektrode. De weergegeven DRAM bestaat uit een sili-ciumsubstraat 10, veldoxidatiegebieden 12, source/draingebie-den 14, 16 en een gate-elektrode 18 van de overdrachtsveld-effecttransistor (FET) van de geheugencel en een bedradings-15 lijn 20, gevormd over één van de veldoxidegebieden 12. De bedradingslijn 20 verbindt delen van de DRAM op de welbekende wijze en de overdrachts-FET werkt als een schakelaar gedurende uitlees- en schrijfhandelingen met de condensator. In een dergelijke DRAM kan de geheugencondensator worden verbonden 20 met een source/draingebied 16 van de overdrachts-FET door een zich verticaal uitstrekkende verbinding 22 welke uitmondt in een plaat 24, gevormd uit gebruikelijk polysilicium. Een laag getextureerd silicium 26 wordt gevormd op het bovenoppervlak van de gebruikelijke polysiliciumplaat 25 om de onderelek-25 trode van de ladingsopslagcondensator te voltooien. Een dunne diëlektrische laag 28 bedekt het oppervlak van zowel de laag getextureerd silicium 26 als de blootgestelde delen van de plaat 24 en een laag gedoteerd polysilicium 30 wordt gevormd op de diëlektrische laag 28 om te dienen als de bovenelek-30 trode voor de condensator. Door gebruik te maken van getextureerd silicium binnen de onderelektrode van de condensator wordt het oppervlaktegebied van de condensator verhoogd zonder dat de condensatorelektroden zich zijdelings uitstrekken zodat de weergegeven structuur verbeterde capaciteit heeft 35 voor een vast oppervlaktegebied.One technique that has been proposed to increase the capacity obtained for a solid substrate surface is to use roughened or textured silicon as the bottom plate for the memory capacitor. The advantages of this technique are partly shown in Figure 1, which shows in cross-section part of a DRAM with a memory-capacitor with a bottom plate electrode formed of textured silicon. The DRAM shown consists of a silicon substrate 10, field oxidation regions 12, source / drain regions 14, 16 and a gate electrode 18 of the memory cell transfer field effect transistor (FET) and a wiring line 20 formed over one of the field oxide regions 12. The wiring line 20 connects portions of the DRAM in the well-known manner and the transfer FET acts as a switch during read and write operations with the capacitor. In such a DRAM, the memory capacitor can be connected 20 to a source / drain region 16 of the transfer FET through a vertically extending connection 22 which opens into a plate 24 formed of conventional polysilicon. A layer of textured silicon 26 is formed on the top surface of the conventional polysilicon plate 25 to complete the bottom electrode of the charge storage capacitor. A thin dielectric layer 28 covers the surface of both the layer of textured silicon 26 and the exposed parts of the plate 24, and a layer of doped polysilicon 30 is formed on the dielectric layer 28 to serve as the top electrode for the capacitor. By using textured silicon within the bottom electrode of the capacitor, the surface area of the capacitor is increased without the capacitor electrodes extending laterally so that the structure shown has improved capacity for a solid surface area.
Een verscheidenheid aan technieken is gebruikt om getextureerd silicium te vervaardigen voor gebruik in half-geleiderinrichtingen zoals de in fig. 1 weergegeven DRAM.A variety of techniques have been used to produce textured silicon for use in semiconductor devices such as the DRAM shown in Figure 1.
1 0048 1 1 41 0048 1 1 4
Het Duitse Offenlegungsschrift DE 43 21 638 A beschrijft een halfgeleidergeheugenelement welk is voorzien van een condensator waarin microgroeven of microzuilen zijn voorzien waarop een geleidende structuur met een geruwd 5 oppervlak is aangebracht. De microgroeven of microzuilen worden door middel van een etstechniek verschaft. Daarbij wordt een etseindpuntherkenningslaag toegepast, waardoor het mogelijk is een gelijkmatige diepte van de groeven te verschaffen, zodat de resulterende capaciteiten op een vrij 10 constante waarde kunnen worden gehouden. Toepassing wordt gegeven aan een polysiliciumlaag met fijne halfkogelvormige kernen aan de zijvlakken van het opslagelement.German Offenlegungsschrift DE 43 21 638 A describes a semiconductor memory element which is provided with a capacitor in which micro-grooves or micro-pillars are provided on which a conductive structure with a roughened surface is arranged. The micro-grooves or micro-columns are provided by an etching technique. An etching end point recognition layer is thereby used, which makes it possible to provide an even depth of the grooves, so that the resulting capacities can be kept at a fairly constant value. Application is made to a polysilicon layer with fine hemispherical cores on the side faces of the storage element.
JP 08 139278 A heeft betrekking op de vervaardiging van een halfgeleiderinrichting zodanig dat de omvang van het 15 oppervlaktegebied van een elektrode verhoogd wordt zonder dat de plaatsruimte die de condensator inneemt, wordt verhoogd. Hiertoe wordt een eerste polysiliciumlaag met een vaste korrelgrootte op een halfgeleidersubstraat aangebracht, welke vervolgens geëtst wordt teneinde een aantal verspreid gelegen 20 polysiliciumeilandjes te vormen. Daarna wordt een tweede polysiliciumlaag gevormd over de verspreid gelegen eilandjes welke gevormd zijn uit de eerste polysiliciumlaag. De tweede polysiliciumlaag wordt daarna opgeruwd ter vorming van een verhoogd oppervlaktegebied.JP 08 139278 A relates to the manufacture of a semiconductor device such that the size of the surface area of an electrode is increased without increasing the space occupied by the capacitor. For this purpose, a first solid grain size polysilicon layer is applied to a semiconductor substrate, which is then etched to form a plurality of dispersed polysilicon islands. Then a second polysilicon layer is formed over the scattered islets which are formed from the first polysilicon layer. The second polysilicon layer is then roughened to form an increased surface area.
25 Watanabe et al. "Device Application and Structure25 Watanabe et al. "Device Application and Structure
Observation for Hemispherical-Grained Si" beschrijft de vorming van halfrondkorrelig polykristallijn silicium ("HSG-Si", hierin verder gebruikt om getextureerd silicium aan te duiden) door middel van chemische opdamping bij lage 3 0 druk (LPCVD) van silaangas (SiH4) . De oppervlakteruwheid of textuur van de HSG-Si-film werd gemaximaliseerd zodat de HSG-Si-films konden worden gebruikt als platen van DRAM-geheugen-condensatoren waarbij maximale capaciteiten worden verkregen bij polysilicium (HSG-Si), neergeslagen bij een substraat-35 temperatuur van 590°C. Substraatneerslagtemperaturen van tien graden hoger of lager dan 590°C leverden een onaanvaardbare oppervlaktetextuur op, dat wil zeggen deze condities verschaften een ongewenst vlak oppervlak dat geen merkbaar grotere capaciteitselektroden opleverde dan gebruikelijk 1004811 5 polysilicium. Condensatoren die werden vervaardigd onder gebruikmaking van een onderelektrode van HSG-Si, neergeslagen onder gebruikmaking van LPCVD op een substraat bij een temperatuur van 590°C, vertoonden een capaciteit per 5 gebiedseenheid die ongeveer twee keer zo groot was als overeenkomstige condensatoren die werden vervaardigd onder gebruikmaking van vlakke onderelektroden, neergeslagen bij substraattemperaturen van ofwel 580°C of 600°C (of hoger).Observation for Hemispherical-Grained Si "describes the formation of semicircular granular polycrystalline silicon (" HSG-Si ", further used herein to indicate textured silicon) by chemical vapor deposition at low pressure (LPCVD) of silane gas (SiH4). The surface roughness or texture of the HSG-Si film was maximized so that the HSG-Si films could be used as plates of DRAM memory capacitors with maximum capacities obtained with polysilicon (HSG-Si) deposited on a substrate-35 temperature of 590 ° C. Substrate deposition temperatures of ten degrees above or below 590 ° C provided an unacceptable surface texture, ie these conditions provided an undesirably flat surface that did not yield noticeably larger capacitance electrodes than usual 1004811 5 capacitors manufactured under using a bottom electrode of HSG-Si deposited using LPCVD on a sub street at a temperature of 590 ° C, exhibited a capacity per 5 area unit approximately twice as large as corresponding capacitors manufactured using flat bottom electrodes deposited at substrate temperatures of either 580 ° C or 600 ° C (or higher) .
Fazan et al., "Electrical Characterization of 10 Textured Interpoly Capacitors for Advanced Stacked DRAMs" beschrijft een alternatieve werkwijze voor het vormen van getextureerd oppervlak op een laag gedoteerd polykristallijn silicium. Natte oxydatie bij 907°C wordt gebruikt voor het aangroeien van een oxidefilm op het oppervlak van een gedo-15 teerde polysiliciumlaag en vervolgens wordt de oxidefilm geëtst voor het vervaardigen van een getextureerd oppervlak op het polykristallijne silicium. Etsen van de oxidelaag welke is aangegroeid op de polysiliciumlaag resulteert in het ontstaan van een getextureerd polysiliciumoppervlak dankzij 20 de hogere oxideniveaus die optreden langs de korrelgrenzen van gedoteerde polysiliciumlagen gekoppeld met de navolgende verwijdering van de oxide van de polysiliciumkorrelgrenzen.Fazan et al., "Electrical Characterization of 10 Textured Interpoly Capacitors for Advanced Stacked DRAMs" describes an alternative method of forming textured surface on a layer of doped polycrystalline silicon. Wet oxidation at 907 ° C is used to grow an oxide film on the surface of a doped polysilicon layer, and then the oxide film is etched to produce a textured surface on the polycrystalline silicon. Etching of the oxide layer grown on the polysilicon layer results in the creation of a textured polysilicon surface due to the higher oxide levels occurring along the grain boundaries of doped polysilicon layers coupled with the subsequent removal of the oxide from the polysilicon grain boundaries.
De mate van oppervlakteruwheid die deze werkwijze oplevert hangt direct af van de omvang van de polysiliciumkorrels 25 zodat films met een kleine korrel vereist zijn voor het vervaardigen van de gewenste niveaus van oppervlaktetextuur.The degree of surface roughness provided by this method directly depends on the size of the polysilicon grains 25 so that small grain films are required to produce the desired levels of surface texture.
Het artikel van Sakao et al., "A capacitor Over-Bit-Line (COB) Cell with a Hemispherical Grain Storage Node for 64 Mb DRAMs", 1990 IEDM, beschrijft de vorming van een 30 DRAM-condensator met HSG-Si voor het verschaffen van verhoogde geheugencapaciteit. Vorming van de Sacao-condensator verloopt als volgt. Na de vorming van de source, drain en gate van de overdrachts-FET wordt een laag oxide gevormd over de gate- en woordlijn. Een contactvia wordt geopend naar de 35 drain van de overdrachts-FET en een verticale verbindings-geleider wordt gevormd doorlopend van de drain naar het oppervlak van de oxidelaag. Een laag gebruikelijk polysilicium wordt neergeslagen door middel van LPCVD bij 600°C en in contact met de verticale verbinding. Op de laag gebruikelijk 1 0048 1 1 6 polysiliciutn wordt een patroon aangebracht door middel van lithografie en reactief ionenetsen voor het vormen van een kerngeheugenknooppunt verbonden met de drain van de over-drachts-FET via de verticale verbinding.The article by Sakao et al., "A capacitor Over-Bit-Line (COB) Cell with a Hemispherical Grain Storage Node for 64 Mb DRAMs", 1990 IEDM, describes the formation of a 30 DRAM capacitor with HSG-Si for providing increased memory capacity. Formation of the Sacao capacitor proceeds as follows. After the source, drain and gate of the transfer FET are formed, a layer of oxide is formed over the gate and word lines. A contact is opened to the drain of the transfer FET and a vertical bond conductor is formed continuously from the drain to the surface of the oxide layer. A layer of conventional polysilicon is precipitated by LPCVD at 600 ° C and in contact with the vertical joint. On the layer usually, a pattern is applied by lithography and reactive ion etching to form a core memory node connected to the drain of the transfer FET via the vertical connection.
5 Halfrondkorrelig silicium wordt gevormd op het oppervlak van het kernopslagknooppunt door middel van LPCVD onder gebruikmaking van silaan dat verdund is met helium op 1 Torr druk en een substraattemperatuur van 550°C. De neergeslagen HSG-Si had een korrelgrootte van 80 nanometer en de 10 laag had een dikte van ten minste 80 nanometer boven het gebruikelijke polysilicium van het kernopslagknooppunt. Het HSG-Si werd vervolgens teruggeëtst door reactief ionenetsen onder gebruikmaking van HBR als etsgas voor het verwijderen van het HSG-Si van het oppervlak van de oxidelaag naast het 15 kernopslagknooppunt. Het terugetsen verwijdert tevens de HSG-Si van het oppervlak van het oppervlakteknooppunt waarbij de textuur van het originele HSG-Si-oppervlak op het oppervlak van het gebruikelijke polysilicium wordt gereproduceerd binnen het kernopslagknooppunt. Zodoende is de onderelektrode 20 van de Sakao-DRAM-condensator een gebruikelijk polysilicium met een oppervlaktestructuur (textuur, ruwheid) welke in hoofdzaak hetzelfde is als HSG-Si met een korrelgrootte van 80 nanometer.Semicircular grain silicon is formed on the surface of the core storage node by LPCVD using silane diluted with helium at 1 Torr pressure and a substrate temperature of 550 ° C. The precipitated HSG-Si had a grain size of 80 nanometers and the layer had a thickness of at least 80 nanometers above the usual polysilicon of the core storage node. The HSG-Si was then etched back by reactive ion etching using HBR as an etching gas to remove the HSG-Si from the surface of the oxide layer adjacent to the core storage node. The etching also removes the HSG-Si from the surface of the surface node, reproducing the texture of the original HSG-Si surface on the surface of the conventional polysilicon within the core storage node. Thus, the bottom electrode 20 of the Sakao-DRAM capacitor is a conventional polysilicon with a surface structure (texture, roughness) that is substantially the same as HSG-Si with a grain size of 80 nanometers.
Het gebruik van HSG-Si in onderelektroden van DRAM-25 conservatoren is succesvol geweest voor het ongeveer verdubbelen van de capaciteit van DRAM-condensatoren maar verdere verbeteringen in capaciteit onder gebruikmaking van HSG-Si zijn uitgebleven. Het is derhalve moeilijk te rechtvaardigen om de verhoogde complexiteit verbonden met de precieze 30 neerslagcondities welke noodzakelijk zijn voor HSG-Si-vorming te rechtvaardigen indien er slechts een factor 2-verhoging in capaciteit tegenover staat.The use of HSG-Si in bottom electrodes of DRAM-25 conservators has been successful in approximately doubling the capacities of DRAM capacitors, but further improvements in capacities using HSG-Si have failed to occur. It is therefore difficult to justify to justify the increased complexity associated with the precise precipitation conditions necessary for HSG-Si formation if only a factor 2 increase in capacity is provided.
SAMENVATTING VAN DE VOORKEURSUITVOERINGSVORMEN.SUMMARY OF THE PREFERRED EMBODIMENTS.
In overeenstemming daarmee is het een doelstelling 35 van de onderhavige uitvinding een verhoogde capaciteit te verschaffen onder gebruikmaking van een HSG-Si-laag in de werkwijze voor het vervaardigen van een elektrode.Accordingly, it is an object of the present invention to provide increased capacitance using an HSG-Si layer in the electrode manufacturing method.
In een eerste aspect van de onderhavige uitvinding wordt een halfgeleiderinrichting gevormd door het verschaffen 1 0048 1 1 7 van een laag silicium op of boven een siliciumsubstraat en het verschaffen van een eerste laag halfrondkorrelig silicium op de laag silicium. Een tweede laag halfrondkorrelig silicium wordt neergeslagen op de eerste laag halfrondkorrelig 5 silicium zodat onafhankelijke korrels halfrondkorrelig silicium worden gevormd op de korrels van de eerste laag halfrondkorrelig silicium.In a first aspect of the present invention, a semiconductor device is formed by providing a layer of silicon on or above a silicon substrate and providing a first layer of semicircular grain silicon on the layer of silicon. A second layer of semicircular grain silicon is deposited on the first layer of semicircular grain silicon so that independent granules of semicircular grain silicon are formed on the grains of the first layer of semicircular silicon.
Een ander aspect van de onderhavige uitvinding betreft een halfgeleiderinrichting waarin een neerslagsub-10 straat wordt verschaft dat silicium omvat en waarop een eerste laag halfrondkorrelig silicium wordt neergeslagen in een eerste neerslagbewerking. Een tweede laag halfrondkorrelig silicium wordt op het neerslagsubstraat neergeslagen in een tweede neerslagbewerking zodat korrels van halfrondkorre-15 lig silicium van de tweede laag onafhankelijk groeien van de korrels van de halfrondkorrelig silicium gevormd in de eerste neerslagstap. Op het neerslagsubstraat wordt een patroon aangebracht en een diëlektrische laag wordt gevormd over de tweede laag halfrondkorrelig silicium en een geleidende laag 20 wordt neergeslagen over de diëlektrische laag.Another aspect of the present invention relates to a semiconductor device in which a deposition substrate comprising silicon is provided and on which a first layer of semicircular grain silicon is deposited in a first deposition operation. A second layer of semicircular grain silicon is deposited on the precipitate substrate in a second deposition operation such that semicircular grain silicon grains of the second layer grow independently of the semicircular grain silicon grains formed in the first precipitation step. A pattern is applied to the precipitate substrate and a dielectric layer is formed over the second semicircular grain silicon layer and a conductive layer 20 is deposited over the dielectric layer.
Weer een ander aspect van de onderhavige uitvinding betreft een halfgeleiderinrichting waarin een neerslagsubstraat wordt verschaft dat silicium omvat en waarin een eerste laag halfrondkorrelig silicium op het neerslagsub-25 straat wordt verschaft. Een tweede laag halfrondkorrelig silicium wordt neergeslagen op het neerslagsubstraat zodat korrels van halfrondkorrelig silicium van de tweede laag onafhankelijk groeien van de korrels van de eerste laag halfrondkorrelig silicium. Op het neerslagsubstraat wordt een 30 patroon aangebracht en een diëlektrische laag wordt gevormd over de tweede laag halfrondkorrelig silicium en een geleidende laag wordt aangebracht over de diëlektrische laag.Yet another aspect of the present invention relates to a semiconductor device in which a precipitate substrate comprising silicon is provided and in which a first layer of semicircular grain silicon is provided on the precipitate substrate. A second layer of semicircular grain silicon is deposited on the precipitation substrate so that semicircular grain silicon grains of the second layer grow independently of the granules of the first layer of semicircular grain silicon. A pattern is applied to the precipitate substrate and a dielectric layer is formed over the second layer of semicircular grain silicon and a conductive layer is applied over the dielectric layer.
KORTE BESCHRIJVING VAN DE TEKENINGBRIEF DESCRIPTION OF THE DRAWING
Fig. 1 geeft in dwarsdoorsnede een deel van een DRAM 35 weer dat gebruik maakt van een geheugencondensator met een onderelektrode waarin een laag halfrondkorrelig silicium wordt toegepast.Fig. 1 is a cross-sectional view of part of a DRAM 35 using a memory capacitor with a bottom electrode in which a layer of semicircular grain silicon is used.
1 0048 1 1 81 0048 1 1 8
Fig. 2-3 geven stadia in een voorkeurswerkwijze voor het vormen van condensatorelektroden in overeenstemming met de onderhavige uitvinding weer.Fig. 2-3 depict stages in a preferred method of forming capacitor electrodes in accordance with the present invention.
Fig. 4-5 geven alternatieve uitvoeringsvormen weer 5 van de in fig. 3 weergegeven werkwijze.Fig. 4-5 show alternative embodiments of the method shown in FIG. 3.
BESCHRIJVING VAN DE VOORKEURSUITVOERINGSVORMENDESCRIPTION OF THE PREFERRED EMBODIMENTS
Voorkeursuitvoeringsvormen van de onderhavige uitvinding verschaffen een eerste laag halfrondkorrelig silicium (HSG-Si) op het oppervlak van een laag polysilicium. Groei 10 van de eerste laag HSG-Si wordt onderbroken en vervolgens wordt een tweede laag HSG-Si aangebracht. In één aspect van de onderhavige uitvinding kan groei van de eerste laag HSG-Si worden onderbroken ofwel door het afkoelen van het neerslag-substraat of door het stoppen van de neerslagbewerking gedu-15 rende een bepaalde tijdsperiode waarna het neerslaan opnieuw wordt geïnitieerd voor het verschaffen van een tweede laag HSG-Si op het oppervlak van de elektrode. De onderbreking van de groei van de eerste laag ofwel door afkoelen ofwel door vertragen is voldoende indien de opnieuw geïnitieerde groei 20 aanvangt op een wijze die onafhankelijk is van de eerste bewerking; dat wil zeggen de tweede laag HSG-Si dient onafhankelijk te groeien. Onafhankelijke groei van de tweede laag betekent dat de kristallen van de tweede HSG-Si-laag groei initiëren uitgaande van nieuwe kerngebieden in plaats 25 van het continueren van de groei van de reeds aanwezige kristallen. Derhalve dienen ten minste sommige van de korrels van de tweede HSG-Si-laag onafhankelijk te groeien van de HSG-Si-korrels van oppervlakte van de korrels van de eerste HSG-Si-laag.Preferred embodiments of the present invention provide a first layer of semicircular grain silicon (HSG-Si) on the surface of a layer of polysilicon. Growth 10 of the first layer of HSG-Si is interrupted and then a second layer of HSG-Si is applied. In one aspect of the present invention, growth of the first layer of HSG-Si can be interrupted either by cooling the precipitation substrate or by stopping the precipitation operation for a period of time after which the precipitation is re-initiated to provide of a second layer of HSG-Si on the surface of the electrode. The interruption of the growth of the first layer, either by cooling or by slowing, is sufficient if the reinitiated growth starts in a manner independent of the first operation; i.e. the second layer of HSG-Si should grow independently. Independent growth of the second layer means that the crystals of the second HSG-Si layer initiate growth from new core regions rather than continuing the growth of the crystals already present. Therefore, at least some of the grains of the second HSG-Si layer should grow independently of the surface HSG-Si grains of the grains of the first HSG-Si layer.
30 In een variatie met betrekking tot dit aspect kan de groei van de eerste laag HSG-Si worden onderbroken door het aangroeien van een zeer dunne laag amorf silicium op oppervlakken van de korrels van de eerste laag HSG-Si. De korrels van de tweede laag HSG-Si zullen vervolgens groeien vanaf het 35 oppervlak van de dunne amorfe siliciumlaag.In a variation regarding this aspect, the growth of the first layer of HSG-Si can be interrupted by growing a very thin layer of amorphous silicon on surfaces of the grains of the first layer of HSG-Si. The granules of the second layer of HSG-Si will then grow from the surface of the thin amorphous silicon layer.
In een ander aspect van de onderhavige uitvinding wordt een condensatorelektrode bereid door het aangroeien van een eerste laag HSG-Si op een laag gedoteerd polysilicium. Groei van de eerste laag HSG-Si wordt onderbroken door het 1004811 9 stoppen van de neerslagbewerking en bij voorkeur door het verwijderen van de elektrode van het neerslagsysteem en het uitvoeren van een etsbewerking. Na de etsbewerking kan de elektrode weer worden ingebracht in het neerslagsysteem en 5 een tweede laag HSG-Si worden aangegroeid op het geëtste oppervlak. Het is bijvoorbeeld mogelijk om de eerste HSG-Si-laag terug te etsen zodanig dat de oppervlaktetopografie van de eerste HSG-Si-laag in hoofdzaak wordt gereproduceerd in de gedoteerde polysiliciumlaag. Alternatief kan een ongedoteerde 10 eerste laag HSG-Si worden gebruikt als een masker voor het selectief etsen van een daaronder liggende laag gedoteerd polysilicium. Geschikte etssystemen omvatten die welke chloorionen houden binnen het etsmiddel voor het gebruik maken van de selectiviteit van het chlooretssysteem hetgeen 15 gedoteerd polysilicium sneller etst dan ongedoteerd polysilicium. Wanneer de ets wordt toegepast voor het etsen van de eerste laag ongedoteerd HSG-Si welke een laag gedoteerd polysilicium afdekt wordt het HSG-Si langzaam geëtst terwijl blootgestelde delen van het onderliggende gedoteerde poly-20 silicium sneller worden geëtst. Indien de etsbewerking doorgaat tot al het HSG-Si verwijderd is dan zal het oppervlak van de gedoteerde laag polysilicium een onregelmatige matrix van kegels en afgeknotte kegels hebben met hoogten welke groter zijn dan de korrelgrootte van de oorspronkelijk aan-25 gebrachte HSG-Si-laag. Navolgende groei van een tweede laag HSG-Si op het oppervlak van de getextureerde gedoteerde polysiliciumlagen zal noodzakelijkerwijze onafhankelijk zijn van de groei van de eerste HSG-Si-laag aangezien de eerste HSG-Si-laag is verwijderd voor aangroei van de tweede laag 30 HSG-Si. Zoals met andere uitvoeringsvormen van de onderhavige uitvinding verschaft de groei van de tweede laag HSG-Si op het geëtste oppervlak van deze uitvoeringsvormen een verdere toename in het oppervlaktegebied van de condensatorelektrode.In another aspect of the present invention, a capacitor electrode is prepared by growing a first layer of HSG-Si on a layer of doped polysilicon. Growth of the first layer of HSG-Si is interrupted by stopping the precipitation operation and preferably by removing the electrode from the precipitation system and performing an etching operation. After the etching operation, the electrode can be reinserted into the deposition system and a second layer of HSG-Si can be grown on the etched surface. For example, it is possible to etch the first HSG-Si layer back such that the surface topography of the first HSG-Si layer is mainly reproduced in the doped polysilicon layer. Alternatively, an undoped first layer of HSG-Si can be used as a mask for selectively etching an underlying layer of doped polysilicon. Suitable etching systems include those that hold chlorine ions within the etchant using the selectivity of the chlorine etching system which etches doped polysilicon faster than undoped polysilicon. When the etch is used to etch the first layer of undoped HSG-Si covering a layer of doped polysilicon, the HSG-Si is slowly etched while exposing exposed parts of the underlying doped poly-silicon faster. If the etching operation continues until all HSG-Si is removed, the surface of the doped polysilicon layer will have an irregular matrix of cones and truncated cones with heights greater than the grain size of the originally applied HSG-Si layer . Subsequent growth of a second layer of HSG-Si on the surface of the textured doped polysilicon layers will necessarily be independent of the growth of the first HSG-Si layer since the first HSG-Si layer has been removed for growth of the second layer of 30 HSG -Si. As with other embodiments of the present invention, the growth of the second layer of HSG-Si on the etched surface of these embodiments provides a further increase in the surface area of the capacitor electrode.
Fig. 2-4 tonen aspecten van voorkeursuitvoerings-35 vormen van de onderhavige uitvinding. Deze figuren zijn noodzakelijkerwijs schematisch van aard en overdreven in diverse opzichten voor het verschaffen van een beter inzicht met betrekking tot de onderhavige uitvinding. Elk van de figuren 2-4 toont een deel van de onderelektrodeconstructie voor een 1004811 10 condensator welke zou kunnen worden vervangen voor de onder-elektrode van fig. 1 bestaande uit de onderste polysilicium-plaat 24 en de daarboven gelegen HSG-Si-laag 26. Onder verwijzing naar fig. 2 wordt een laag gebruikelijk polysilicium 5 40 aangebracht door middel van chemische opdamping bij lage druk (LPCVD) bij 620°C van silaan (SiH4) op een laag silicium-oxide (niet getoond) die is gebracht op een siliciumsub-straat. De laag gebruikelijk polysilicium 40 is bij voorkeur in situ gedoteerd tijdens het opdampen door ionenimplantatie 10 en gloeien of bij een thermische diffusiebewerking welke alle zeer goed bekend zijn. De laag 40 kan bijvoorbeeld hoog gedoteerd N-type zijn door implantatie van fosforionen gevolgd door een snelle thermische gloeiing bij een temperatuur van 1000 tot 1100°c gedurende ongeveer 10 tot 30 secon-15 den. Een plaat van gebruikelijk polysilicium 40 welke de kern zal vormen van de onderelektrode is bepaald door middel van fotolithografie en etsen. Een eerste laag HSG-Si zal worden aangebracht over deze plaat van gebruikelijk polysilicium 40.Fig. 2-4 show aspects of preferred embodiments of the present invention. These figures are necessarily schematic in nature and exaggerated in various respects to provide a better understanding of the present invention. Each of Figures 2-4 shows part of the bottom electrode construction for a 1004811 capacitor which could be replaced for the bottom electrode of Figure 1 consisting of the bottom polysilicon plate 24 and the overlying HSG-Si layer 26 Referring to Figure 2, a layer of conventional polysilicon 5 40 is applied by low pressure chemical vapor deposition (LPCVD) at 620 ° C of silane (SiH4) on a layer of silicon oxide (not shown) deposited on a silicon substrate. The layer of conventional polysilicon 40 is preferably doped in situ during vapor deposition by ion implantation 10 and annealing or in a thermal diffusion operation, all of which are well known. For example, the layer 40 may be highly doped N-type by implantation of phosphor ions followed by rapid thermal annealing at a temperature of 1000 to 1100 ° C for about 10 to 30 seconds. A plate of conventional polysilicon 40 which will form the core of the bottom electrode has been determined by photolithography and etching. A first layer of HSG-Si will be applied over this plate of conventional polysilicon 40.
Het verdient de voorkeur dat het HSG-Si-groeiproces 20 wordt geïnitieerd op een schoon siliciumoppervlak door het verwijderen van oorspronkelijk oxide van het oppervlak van de polysiliciumlaag 40 voor het aanbrengen van de HSG-Si. Een afzonderlijke schoonmaakstap kan overbodig zijn indien de groei van de HSG-Si-laag wordt geïnitieerd onmiddellijk vol-25 gend op de vorming van de onderliggende siliciumlaag indien het oppervlak van de onderliggende siliciumlaag wordt gehouden op een voldoende hoog vacuüm om oxidegroei te vermijden. Meer in het bijzonder is het te verwachten dat er een tijdsinterval zal zijn tussen de groei van de onderliggende sili-30 ciumlaag en het begin van de HSG-Si-groei. Alternatief zal indien de laag polysilicium is gedoteerd door implantatie en gloeien of door thermische diffusie een laag oxide groeien op het oppervlak van de laag polysilicium. In overeenstemming daarmee wordt het oppervlak van de onderliggende siliciumlaag 35 bij voorkeur gereinigd voor de initiatie van de HSG-Si-groei. Oorspronkelijke oxide kan worden verwijderd van het oppervlak van het oppervlak van polysilicium met een verscheidenheid aan 'technieken waaronder begrepen HF-dompelen, spinetsen onder gebruikmaking van HF, damp-HF-reiniging of door H2- 1 0048 1 1 11 plasmareiniging. Bij voorkeur wordt het oppervlak van de onderliggende siliciumlaag verzadigd met waterstof ten gevolge van de reinigingsbewerking aangezien het met waterstof verzadigde oppervlak dient ter bescherming van het oppervlak 5 van het polysilicium ten aanzien van reoxydatie. Met elk van de genoemde reinigingstechnieken zal de gewenste verzadiging met waterstof van het oppervlak van het polysilicium worden bereikt.It is preferred that the HSG-Si growth process 20 be initiated on a clean silicon surface by removing original oxide from the surface of the polysilicon layer 40 before applying the HSG-Si. A separate cleaning step may be unnecessary if the growth of the HSG-Si layer is initiated immediately following the formation of the underlying silicon layer if the surface of the underlying silicon layer is maintained at a high enough vacuum to avoid oxide growth. More specifically, it is expected that there will be a time interval between the growth of the underlying silicon layer and the onset of the HSG-Si growth. Alternatively, if the polysilicon layer is doped by implantation and annealing or by thermal diffusion, a layer of oxide will grow on the surface of the polysilicon layer. Accordingly, the surface of the underlying silicon layer 35 is preferably cleaned before the initiation of the HSG-Si growth. Native oxide can be removed from the surface of the polysilicon surface by a variety of techniques including HF dipping, spin etching using HF, vapor HF cleaning, or by plasma purification. Preferably, the surface of the underlying silicon layer is saturated with hydrogen as a result of the cleaning operation since the hydrogen-saturated surface serves to protect the surface of the polysilicon from reoxidation. With any of the mentioned cleaning techniques, the desired hydrogen saturation of the surface of the polysilicon will be achieved.
Na reiniging wordt een laag HSG-Si 42 gevormd op het 10 oppervlak van de gebruikelijke polysiliciumlaag 40. De laag kan worden gevormd op elk van de welbekende werkwijzen en kan omvatten het neerslaan van HSG-Si door middel van LPCVD van een silaanbrongas of een substraat dat wordt gehouden op een temperatuur tussen 555°C en 595°C. De resulterende structuur 15 wordt getoond in fig. 2 en omvat een onregelmatig oppervlak HSG-Si. Dankzij de willekeurige natuur van de kernvorming van HSG-Si-groei is het waarschijnlijk dat de onderliggende gedoteerde polysiliciumlaag 40 wordt blootgesteld bij bijzondere schaarse gebieden in de laag HSG-Si zoals die aangegeven 20 bij 44 in fig. 2. Waargenomen is dat de groei van een laag HSG-Si 42 op het oppervlak van een laag polysilicium 40 de capaciteit vergroot met ongeveer een factor 1,8 ten opzichte van de capaciteit verschaft door het gladde oppervlak van de polysiliciumlaag 40. Het is moeilijk gebleken om verdere 25 verhoging in capaciteit te verkrijgen door groei van HSG-Ni-lagen waarschijnlijk ten gevolge van een verlies van opper-vlaktegebied aangezien de kristallen van een eerste laag HSG-Si voldoende groot groeien teneinde dat gebieden van naastliggende kristallen bij elkaar groeien.After cleaning, a layer of HSG-Si 42 is formed on the surface of the conventional polysilicon layer 40. The layer can be formed by any of the well-known methods and may include the precipitation of HSG-Si by LPCVD from a silane source gas or a substrate which is held at a temperature between 555 ° C and 595 ° C. The resulting structure 15 is shown in Figure 2 and includes an irregular surface HSG-Si. Due to the random nature of nucleation of HSG-Si growth, the underlying doped polysilicon layer 40 is likely to be exposed at particularly sparse regions in the HSG-Si layer such as those indicated at 20 by 44 in Figure 2. It has been observed that growth of a layer of HSG-Si 42 on the surface of a layer of polysilicon 40 increases the capacity by about a factor of 1.8 over the capacity provided by the smooth surface of the polysilicon layer 40. It has proven difficult to further increase in capacity obtainable by growth of HSG-Ni layers likely due to a loss of surface area since the crystals of a first layer of HSG-Si grow sufficiently large that areas of adjacent crystals grow together.
30 In overeenstemming daarmee verschaffen voorkeursuit voeringsvormen van de onderhavige uitvinding verdere toename in capaciteit door het onderbreken van de groei van de eerste HSG-Si-laag en vervolgens het hernemen van de groei van een tweede laag HSG-Si waarbij de tweede laag aangroeit op een 35 wijze die overeenkomstig kan zijn met de groei van de eerste laag HSG-Si. Groei van de tweede laag HSG-Si wordt geïnitieerd op een wijze die onafhankelijk is van de groei van de eerste laag HSG-Si. Derhalve zal groei van de tweede laag HSG-Si in het algemeen weinig bijdragen aan de verdere groei 1 0048 1 1 12 van de kristallen van de eerste laag HSG-Si. Het zal veeleer zo zijn dat groei van de tweede laag HSG-Si nieuwe korrels zal opleveren op het oppervlak van de elektrode waaronder begrepen het oppervlak van de korrels van de eerste laag HSG-5 Si. Dit wordt getoond in fig. 3 waar de tweede laag HSG-Si afzonderlijk korrels 46 HSG-Si vormt. Het is tevens mogelijk dat de tweede laag HSG-Si de kern zal vormen van de groei van nieuwe korrels 48 op nieuwe plaatsen op het oppervlak van de polysiliciumlaag 40. Met de meeste voorkeur groeien korrels 10 in de tweede laag HSG-Si tot een kleinere afmeting dan de korrels van de eerste laag hetgeen kan worden bereikt door de aangroei van de tweede laag korter te laten duren dan de tijd die wordt gebruikt voor de eerste laag. Het proces van het onderbreken van de groei van een laag HSG-Si en het nadien 15 reïnitieren van de groei van een onafhankelijke HSG-Si-laag kan een aantal malen worden herhaald zodat derde en vierde successieve onafhankelijke lagen aangegroeid kunnen worden op een bestaande tweede laag HSG-Si.Accordingly, preferred embodiments of the present invention provide further increase in capacity by interrupting the growth of the first HSG-Si layer and then resuming the growth of a second layer of HSG-Si with the second layer growing at a 35 may be similar to the growth of the first layer of HSG-Si. Growth of the second layer of HSG-Si is initiated in a manner independent of the growth of the first layer of HSG-Si. Therefore, growth of the second layer of HSG-Si will generally make little contribution to the further growth of the crystals of the first layer of HSG-Si. Rather, growth of the second layer of HSG-Si will yield new beads on the surface of the electrode including the surface of the beads of the first layer of HSG-5 Si. This is shown in Fig. 3 where the second layer of HSG-Si individually forms granules 46 HSG-Si. It is also possible that the second layer of HSG-Si will be at the core of the growth of new beads 48 in new places on the surface of the polysilicon layer 40. Most preferably, beads 10 in the second layer of HSG-Si grow to a smaller size. size than the grains of the first layer which can be achieved by making the fouling of the second layer last shorter than the time used for the first layer. The process of interrupting the growth of an HSG-Si layer and subsequently reinitiating the growth of an independent HSG-Si layer can be repeated a number of times so that third and fourth successive independent layers can be grown on an existing second low HSG-Si.
Het is belangrijk voor de praktijk van de onder-20 havige uitvinding dat neerslag van de eerste laag HSG-Si op een bepaalde manier wordt onderbroken zodat de continue aanwezigheid van de condensatorelektroden binnen de HSG-Si-neer-slagomgeving bijdraagt aan de groei van nieuwe kristallen voor een tweede laag in plaats van een doorgezette groei van 25 de eerste laag HSG-Si. Een aantal verschillende technieken kunnen worden gebruikt voor het onderbreken van de groei van de eerste laag HSG-Si. Bijvoorbeeld kan de stroom van reac-tiegas (bijvoorbeeld SiH4) naar de neerslagkamer worden onderbroken en de condensatorelektrode achterlaten in de neerslag-30 kamer welke overigens wordt gehouden op neerslagcondities voor een periode welke voldoende is dat navolgende herintre-ding van het reactiegas groei op nieuwe groeikernen zal initiëren. Dit kan bijvoorbeeld in een tijdsduur van bijvoorbeeld dertig minuten plaatsvinden. Kenmerkende LPCVD-systemen 35 werken op drukken van ongeveer 10'4 Torr hetgeen voldoende is dat verontreinigingen op het oppervlak zich verzamelen van reeds neergeslagen HSG-Si-kernen en om verdere groei van die kernen af te remmen bij reïnitiatie van het groeiproces. Een overeenkomstig proces kan optreden indien in plaats van het 1004811 13 aanhouden van een wachttijd de condensatorelektrode wordt afgekoeld en weer opgewarmd naar de HSG-Si-neerslagtempera-tuur. Alternatief kan de condensatorelektrode voldoende worden verwarmd voor het onderbreken van de HSG-Si-neerslag-5 temperaturen van polysiliciumneerslag en vervolgens afgekoeld naar het HSG-Si-neerslagbereik voor het hernemen van de HSG-Si-neerslag.It is important to the practice of the present invention that precipitation of the first layer of HSG-Si is interrupted in some way so that the continuous presence of the capacitor electrodes within the HSG-Si deposition environment contributes to the growth of new crystals for a second layer instead of continued growth of the first layer of HSG-Si. A number of different techniques can be used to interrupt the growth of the first layer of HSG-Si. For example, the flow of reaction gas (e.g., SiH4) to the precipitation chamber may be interrupted and the capacitor electrode may be left in the precipitation chamber which, incidentally, is kept at precipitation conditions for a period sufficient to allow subsequent reaction of the reaction gas to grow on new will initiate growth nuclei. This can for instance take place in a period of time of, for example, thirty minutes. Typical LPCVD systems operate at pressures of about 10-14 Torr which is sufficient for surface contaminants to collect from already deposited HSG-Si cores and to inhibit further growth of those cores upon initiation of the growth process. A similar process may occur if instead of holding a waiting time, the capacitor electrode is cooled and reheated to the HSG-Si deposition temperature. Alternatively, the capacitor electrode can be heated sufficiently to interrupt the HSG-Si deposition temperatures of polysilicon deposition and then cooled to the HSG-Si deposition range to resume the HSG-Si deposition.
Een andere tactiek voor het onderbreken van de groei van de eerste laag HSG-Si is het neerslaan van een laag 10 onderbrekend materiaal van slechts enkele angstroms dikte over het oppervlak van de eerste laag HSG-Si-kernen zodat de tweede laag HSG-Si groeit op de laag onderbrekend materiaal. De meest eenvoudige gevormde en compatibele laag onderbrekend materiaal is een laag amorf silicium. Een laag amorf silicium 15 in dikte variërend van bijvoorbeeld een paar angstroms tot ongeveer tweehonderd angstroms kan worden neergeslagen binnen hetzelfde LPCVD-systeem dat wordt gebruik voor de neerslag van HSG-Si. Door het tijdelijk verlagen van de temperatuur van de condensatorelektrode tot 550°C of daaronder kan amorf 20 silicium worden neergeslagen op de elektrode.Another tactic for interrupting the growth of the first layer of HSG-Si is to deposit a layer of interrupting material of only a few angstroms thickness over the surface of the first layer of HSG-Si nuclei so that the second layer of HSG-Si grows on the layer of interrupting material. The simplest formed and compatible layer of interrupting material is a layer of amorphous silicon. A layer of amorphous silicon 15 in thickness ranging from, for example, a few angstroms to about two hundred angstroms can be deposited within the same LPCVD system used for the deposition of HSG-Si. By temporarily lowering the temperature of the capacitor electrode to 550 ° C or below, amorphous silicon can be deposited on the electrode.
Na het op geschikte wijze onderbreken van de groei van de eerste HSG-Si-laag worden één of meer additionele lagen HSG-Si aangebracht op het oppervlak van de condensatorelektrode bij voorkeur daarbij kleiner kernen vormend voor 25 elke successievelijke laag. Fig. 4 toont een dunne amorfe siliciumlaag 50 gevormd op de kernen 42 van de eerste laag HSC-Si en over de blootgestelde delen van de polysiliciumlaag 40. Een tweede laag HSG-Si wordt vervolgens gevormd met kernen 52 gevormd op de amorfe siliciumlaag 50 over de eerste 30 HSG-Si-laagkernen 42 en met kernen 54 gevormd op de amorfe siliciumlaag 50 op de polysiliciumlaag 40. Nadat de gehele oppervlaktetextuur is gevormd op de condensatorelektrode wordt de HSG-Si-laag in situ gedoteerd gedurende het neerslaan door ionenimplantatie en gloeien of door een thermisch 35 diffusieproces ofwel van het oppervlak van de HSG-Si-lagen of van de onderliggende laag polysilicium 40 welke alle zeer welbekend zijn. Indien de polysiliciumlaag 40 niet voordien was gedoteerd kan deze op dit moment worden gedoteerd bijvoorbeeld door middel van ionenimplantatie. Daarenboven wordt 1004811 14 een amorfe siliciumlaag gedoteerd op hetzelfde moment dat de HSG-Si-lagen worden gedoteerd indien een amorfe siliciumlaag 50 in de structuur was opgenomen. De bewerking wordt voort-gezet door het vormgeven van de elektrode indien deze nog 5 niet voordien was vormgegeven door het vormen van een diëlek-trische laag over het oppervlak van de onderste condensator-elektrode en het vormen van een bovenste condensatorelek-trode. Verdere bespreking van relevante aspecten van deze werkwijze worden hieronder gegeven. Eerst wordt echter een 10 ander aspect van de onderhavige uitvinding beschreven.After suitably interrupting the growth of the first HSG-Si layer, one or more additional layers of HSG-Si are applied to the surface of the capacitor electrode, preferably forming smaller cores for each successive layer. Fig. 4 shows a thin amorphous silicon layer 50 formed on the cores 42 of the first layer HSC-Si and over the exposed parts of the polysilicon layer 40. A second layer HSG-Si is then formed with cores 52 formed on the amorphous silicon layer 50 over the first HSG-Si layer cores 42 and with cores 54 formed on the amorphous silicon layer 50 on the polysilicon layer 40. After the entire surface texture has been formed on the capacitor electrode, the HSG-Si layer is doped in situ during precipitation by ion implantation and annealing or by a thermal diffusion process either from the surface of the HSG-Si layers or from the underlying polysilicon layer 40, all of which are very well known. If the polysilicon layer 40 was not previously doped, it can be doped at this time, for example, by ion implantation. In addition, an amorphous silicon layer is doped at the same time that the HSG-Si layers are doped if an amorphous silicon layer 50 was included in the structure. The operation is continued by shaping the electrode if it had not previously been formed by forming a dielectric layer over the surface of the lower capacitor electrode and forming an upper capacitor electrode. Further discussion of relevant aspects of this method are given below. First, however, another aspect of the present invention is described.
In een ander aspect van de onderhavige uitvinding omvat de onderbreking van de groei van de eerste HSG-Si-laag het etsen van het oppervlak van de HSG-Si-polysiliciumstruc-tuur getoond in fig. 2 na neerslag van de eerste HSG-Si-laag. 15 Deze etsing wordt bij voorkeur anisotroop uitgevoerd en kan, maar hoeft niet selectief te zijn met betrekking tot de HSG-Si-kernen 42 en de polysiliciumlaag 40. Indien de etsing niet selectief is dan wordt met de ets eenvoudig de topografie van de HSG-Si-kernen 42 gereproduceerd in de polysiliciumlaag 40. 20 Alternatief kunnen de HSG-Si-kernen niet zijn gedoteerd en de polysiliciumlaag 40 gedoteerd zijn en een dotatiegevoelig etsmiddel worden gebruikt voor het selectief etsen van de structuur zoals in fig. 2. In deze werkwijze werken de HSG-Si-kernen 42 als een masker voor het etsproces en de bloot-25 gestelde gebieden van de polysiliciumlaag 40 worden sneller geëtst dan de HSG-Si-kernen. Het resultaat van de etsbewer-king is een elektrode-oppervlak met een hogere oppervlakte-ruwheid of topografie dan een HSG-Si-laag op een polysiliciumlaag zoals getoond in fig. 2.In another aspect of the present invention, the interruption of growth of the first HSG-Si layer includes etching the surface of the HSG-Si polysilicon structure shown in Fig. 2 after deposition of the first HSG-Si. low. This etching is preferably performed anisotropically and may, but need not be selective with regard to the HSG-Si cores 42 and the polysilicon layer 40. If the etching is not selective, the etching simply makes the topography of the HSG- Si cores 42 reproduced in the polysilicon layer 40. Alternatively, the HSG-Si cores may be doped and the polysilicon layer 40 doped and a dopant sensitive etchant used for the selective etching of the structure as in Fig. 2. In this method the HSG-Si cores 42 act as a mask for the etching process and the exposed areas of the polysilicon layer 40 are etched faster than the HSG-Si cores. The result of the etching operation is an electrode surface with a higher surface roughness or topography than an HSG-Si layer on a polysilicon layer as shown in Fig. 2.
30 Een geschikte etsomgeving voor het selectief uitzen den kan een reactieve ionenetser zijn zoals de magnetisch ondersteunde P5000-reactieve ionenetser vervaardigd door Applied Materials Corporation. De etsgassen kunnen chloor (Cl2) omvatten en waterstofbromide (HBr) in een CL2/HBr-ver-35 houding van 70 sccm/30 sccm voor een totale druk van 60 mTorr en een invoerenergieniveau van 300 W. Dit zijn voorbeeldcon-dities en andere condities kunnen evenzeer geschikt zijn. Een selectiviteitsratio ten aanzien van de etssnelheid van gedoteerd polysilicium ten opzichte van de etssnelheid van onge- 1 0048 1 1 15 doteerd HSG-Si bedraagt ongeveer 2:1 onder deze omstandigheden. Het etsproces loopt bij voorkeur door zodat de HSG-Si-kernen 42 volledig teruggeëtst worden en hogere oppervlakken 60 en verlagingen 62 op het oppervlak van de laag gedoteerd 5 polysilicium 40 (fig. 5) overblijven. Een voordeel van het volledig verwijderen van de HSG-Si-laag is dat geen additionele dotatiestap noodzakelijk is voor het gelijkend maken van het HSG-Si. In elk geval dient een tweede laag 64 HSG-Si te worden aangebracht op het geëtste oppervlak van de polysili-10 ciumlaag 40. De HSG-Si-laag 64 wordt op dat moment gedoteerd. De bewerking wordt vervolgd door het vormgeven van de elektrode indien dit nog niet voorheen was geschied, het vormen van een diëlektrische laag over het oppervlak van de onderste condensatorelektrode en het vormen van een bovencondensator-15 elektrode.A suitable etching environment for the selective screening may be a reactive ion etcher such as the magnetically assisted P5000 reactive ion etcher manufactured by Applied Materials Corporation. The etching gases can include chlorine (Cl2) and hydrogen bromide (HBr) in a CL2 / HBr ratio of 70 sccm / 30 sccm for a total pressure of 60 mTorr and an input energy level of 300 W. These are exemplary conditions and others conditions may be equally suitable. A selectivity ratio for the etch rate of doped polysilicon over the etch rate of undoped HSG-Si is about 2: 1 under these conditions. The etching process preferably continues so that the HSG-Si cores 42 are fully etched back, leaving higher surfaces 60 and depressions 62 on the surface of the layer of doped polysilicon 40 (Fig. 5). An advantage of completely removing the HSG-Si layer is that no additional doping step is necessary to make the HSG-Si similar. In any case, a second layer 64 of HSG-Si should be applied to the etched surface of the silicone layer 40. The HSG-Si layer 64 is doped at that time. The operation is continued by shaping the electrode if not previously done, forming a dielectric layer over the surface of the lower capacitor electrode and forming an upper capacitor electrode.
Wanneer het oppervlak van een structuur zoals die getoond in fig. 3-5 wordt bedekt met een dunne diëlektrische laag en een bovenlaag van geleidend materiaal wordt aangebracht op de diëlektrische laag kan een hoge capacitieve 20 koppeling worden bewerkstelligd tussen de getextureerde poly-siliciumlaag en de bovenste laag van geleidend materiaal. Bij voorkeur is een tweede laag van zwaar gedoteerd N-type polysilicium voorzien en is een condensatorstructuur zoals die getoond in fig. 1 gevormd. Voor een dergelijke structuur is 25 het wenselijk gebruik te maken van een diëlektrische laag die dun is in verhouding tot de schaal waarop het oppervlak is getextureerd. Voor de getoonde laag welke oppervlaktestructuren heeft van ongeveer een honderdste nanometer in afmeting zou het wenselijk zijn gebruik te maken van een diëlektrische 30 laag die minder bedraagt dan ongeveer 8 nanometer dik. Het is tevens wenselijk een diëlektrische laag te vormen van een materiaal met een hoge diëlektrische constante. Een geschikte diëlektrische laag kan worden gevormd door het neerslaan van een laag siliciumnitride op het oppervlak van de HSG-Si-laag 35 bijvoorbeeld door middel van CVD en vervolgens het aangroeien van een dunne oxidelaag op het oppervlak van de silicium-nitridelaag. Soms wordt een dergelijke "NO"-laag gevormd bovenop een oxidelaag zoals een oorspronkelijke oxidelaag welke het oppervlak van de getextureerde polysiliciumlaag 1 0048 1 1 16 bedekt zodat de daadwerkelijke gevormde diëlektrische film een "0N0"-structuur heeft. Volgens Rosato et al. "Ultra-High Capacitance Nitrate Films Utilizing Surface Passivation on Rugged Polysilicon", J. Electrochem. Soc., deel 139, nr. 12, 5 biz. 3678-82 (december 1992) kan een dergelijke "ΟΝΟ"-structuur worden gevormd tot een dikte van ongeveer 4 nanometer.When the surface of a structure such as that shown in Figs. 3-5 is covered with a thin dielectric layer and a top layer of conductive material is applied to the dielectric layer, a high capacitive coupling can be achieved between the textured polysilicon layer and the top layer of conductive material. Preferably, a second layer is provided with heavily doped N-type polysilicon and a capacitor structure such as that shown in Fig. 1 is formed. For such a structure, it is desirable to use a dielectric layer that is thin in relation to the scale on which the surface is textured. For the layer shown, which has surface structures of about a hundredth of a nanometer in size, it would be desirable to use a dielectric layer less than about 8 nanometers thick. It is also desirable to form a dielectric layer of a material with a high dielectric constant. A suitable dielectric layer can be formed by depositing a layer of silicon nitride on the surface of the HSG-Si layer 35, for example, by CVD, and then growing a thin oxide layer on the surface of the silicon nitride layer. Sometimes such a "NO" layer is formed on top of an oxide layer such as an original oxide layer which covers the surface of the textured polysilicon layer 1 048 so that the actual dielectric film formed has a "0N0" structure. According to Rosato et al. "Ultra-High Capacitance Nitrate Films Utilizing Surface Passivation on Rugged Polysilicon", J. Electrochem. Soc., Vol. 139, No. 12, 5 biz. 3678-82 (December 1992), such a "ΟΝΟ" structure can be formed to a thickness of about 4 nanometers.
De leer van het Rosato-artikel, waaronder de leer betreffende de vorming van ONO-diëlektrische lagen op ruw polysilicium en de passivering van oorspronkelijke oxide-oppervlakken voor de 10 neerslag van een CVD-nitridelaag, is hierin opgenomen door middel van verwijzing. Alternatief kan een dunne laag tan-taalpentoxide of een ander materiaal met een hoge diëlektrische constante worden gebruikt als diëlektrische laag welke het getextureerde polysiliciumlaag-oppervlak afdekt en werkt 15 als een condensatordiëlektricum.The teaching of the Rosato article, including the teaching on the formation of ONO dielectric layers on crude polysilicon and the passivation of original oxide surfaces for the deposition of a CVD nitride layer, is incorporated herein by reference. Alternatively, a thin layer of tantalum pentoxide or other material with a high dielectric constant can be used as a dielectric layer covering the textured polysilicon layer surface and acting as a capacitor dielectric.
Ofschoon de werkwijze voor het vormen van getextu-reerd polysilicium is beschreven onder specifieke verwijzing naar het vormen van een condensator zoals getoond in de DRAM-structuur van fig. 1 kan getextureerd polysilicium in over-20 eenstemming met de onderhavige uitvinding worden gebruikt in andere structuren. Bijvoorbeeld kan het getextureerde silicium tevens worden gebruikt in andere condensatorstructuren, daaronder begrepen de vinnen van een verscheidenheid aan gestapelde condensatorstructuren. Daarenboven kunnen getextu-25 reerde siliciumlagen in overeenstemming met voorkeursuitvoeringsvormen van de onderhavige uitvinding elk worden gebruikt op het oppervlak van de zwevende gate in een EEPROM of een flash-geheugen. Gebruik van een getextureerd poly-siliciumoppervlak en een dunne ONO-diëlektrische laag tussen 30 een polysilicium-zwevende gate en een polycide-regelgate gevormd over de ONO-diëlektrische laag vergroot sterk de koppeling tussen de zwevende gate en de besturingsgate vergeleken met meer gebruikelijke structuren van een flash-geheugeninrichting.Although the method of forming textured polysilicon has been described with specific reference to forming a capacitor as shown in the DRAM structure of Fig. 1, textured polysilicon in accordance with the present invention can be used in other structures . For example, the textured silicon can also be used in other capacitor structures, including the fins of a variety of stacked capacitor structures. In addition, textured silicon layers in accordance with preferred embodiments of the present invention can each be used on the surface of the floating gate in an EEPROM or a flash memory. Use of a textured polysilicon surface and a thin ONO dielectric layer between a polysilicon floating gate and a polycide control gate formed over the ONO dielectric layer greatly increases the coupling between the floating gate and the control gate compared to more common structures of a flash memory device.
35 Ofschoon de onderhavige uitvinding is beschreven onder verwijzing naar bepaalde voorkeursuitvoeringsvormen daarvan zal het duidelijk dienen te zijn dat de onderhavige uitvinding niet beperkt is tot een specifieke uitvoeringsvorm zoals hierin beschreven. Eerder dient de beschermingsomvang 1 0048 1 1 17 van de onderhavige uitvinding slechts te worden bepaald aan de hand de volgende conclusies.Although the present invention has been described with reference to certain preferred embodiments thereof, it should be understood that the present invention is not limited to a specific embodiment as described herein. Rather, the scope of the present invention is to be determined only by the following claims.
10048111004811
Claims (20)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL1004811A NL1004811C2 (en) | 1996-12-18 | 1996-12-18 | Increasing capacitance of semiconductor device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL1004811 | 1996-12-18 | ||
| NL1004811A NL1004811C2 (en) | 1996-12-18 | 1996-12-18 | Increasing capacitance of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL1004811C2 true NL1004811C2 (en) | 1998-06-19 |
Family
ID=19764076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL1004811A NL1004811C2 (en) | 1996-12-18 | 1996-12-18 | Increasing capacitance of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| NL (1) | NL1004811C2 (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05315543A (en) * | 1992-05-08 | 1993-11-26 | Nec Corp | Semiconductor device and manufacture thereof |
| DE4321638A1 (en) * | 1992-09-19 | 1994-03-24 | Samsung Electronics Co Ltd | Semiconductor element of high integration esp DRAM elements - comprises capacitor consisting of dielectric layer covering first electrode, an second electrode formed on dielectric layer |
| US5405801A (en) * | 1992-02-28 | 1995-04-11 | Samsung Electronics Co., Ltd. | Method for manufacturing a capacitor of a semiconductor device |
| JPH08139278A (en) * | 1994-11-11 | 1996-05-31 | Nec Corp | Manufacture of semiconductor device |
| EP0732738A1 (en) * | 1995-03-09 | 1996-09-18 | Texas Instruments Incorporated | DRAM capacitor electrode process |
-
1996
- 1996-12-18 NL NL1004811A patent/NL1004811C2/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5405801A (en) * | 1992-02-28 | 1995-04-11 | Samsung Electronics Co., Ltd. | Method for manufacturing a capacitor of a semiconductor device |
| JPH05315543A (en) * | 1992-05-08 | 1993-11-26 | Nec Corp | Semiconductor device and manufacture thereof |
| DE4321638A1 (en) * | 1992-09-19 | 1994-03-24 | Samsung Electronics Co Ltd | Semiconductor element of high integration esp DRAM elements - comprises capacitor consisting of dielectric layer covering first electrode, an second electrode formed on dielectric layer |
| JPH08139278A (en) * | 1994-11-11 | 1996-05-31 | Nec Corp | Manufacture of semiconductor device |
| EP0732738A1 (en) * | 1995-03-09 | 1996-09-18 | Texas Instruments Incorporated | DRAM capacitor electrode process |
Non-Patent Citations (3)
| Title |
|---|
| "DENDRITIC POLYSILICON FOR DRAM CAPACITORS", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 36, no. 11, 1 November 1993 (1993-11-01), pages 493, XP000424926 * |
| PATENT ABSTRACTS OF JAPAN vol. 18, no. 120 (E - 1516) 25 February 1994 (1994-02-25) * |
| PATENT ABSTRACTS OF JAPAN vol. 96, no. 9 30 September 1996 (1996-09-30) * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| NL193882C (en) | Stacked capacitor DRAM cell. | |
| JPH098250A (en) | Manufacture of dram cell in which hemispherical grain type polysilicon and selective polysilicon etchback are used | |
| US6153466A (en) | Method for increasing capacitance | |
| US5100822A (en) | Semiconductor integrated circuit device and method of production thereof | |
| US5240558A (en) | Method for forming a semiconductor device | |
| JPH06151756A (en) | Manufacture of capacitor of high-integration semiconductor memory device | |
| US5946571A (en) | Method of forming a capacitor | |
| US5723373A (en) | Method of making porous-Si capacitors for high density drams cell | |
| US5851878A (en) | Method of forming a rugged polysilicon fin structure in DRAM | |
| JP2741672B2 (en) | Method of manufacturing capacitor for stacked DRAM cell | |
| US5933742A (en) | Multi-crown capacitor for high density DRAMS | |
| US6013555A (en) | Process for rounding an intersection between an HSG-SI grain and a polysilicon layer | |
| US5972771A (en) | Enhancing semiconductor structure surface area using HSG and etching | |
| NL1004811C2 (en) | Increasing capacitance of semiconductor device | |
| US5902124A (en) | DRAM process | |
| JPH02219264A (en) | Dram cell and its manufacture | |
| US5484744A (en) | Method for fabricating a stacked capacitor for dynamic random access memory cell | |
| US20020106857A1 (en) | Method for surface area enhancement of capacitors by film growth and self masking | |
| NL1007477C2 (en) | Method for increasing capacity. | |
| JPH10209397A (en) | Increasing method of capacitance | |
| US20010009284A1 (en) | Bottom electrode of capacitor and fabricating method thereof | |
| KR20010059517A (en) | Method for forming cylinder type bottom electrode intergrated memory device | |
| KR100379006B1 (en) | Manufacturing Method of Semiconductor Device with Improved Capacitance Using Hemispherical Particle Silicon Layer | |
| US5759891A (en) | Increased surface area capacitor via use of a novel reactive ion etch procedure | |
| GB2320133A (en) | A method for increasing capacitance of a semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PD2B | A search report has been drawn up | ||
| VD1 | Lapsed due to non-payment of the annual fee |
Effective date: 20080701 |