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"MULTIPLEXOR DE PUERTO DE INTERFASE MÚLTIPLE"
CAMPO DE LA INVENCIÓN La presente invención se refiere a circuitos digitales. Más específicamente, la presente invención se refiere a sistemas y métodos para multiplexar una pluralidad de interfases de recursos de comunicación.
ANTECEDENTES DE LA INVENCIÓN Los dispositivos electrónicos modernos continúan evolucionando hacia niveles siempre superiores de integración. Aunque los dispositivos utilizados para implementar una determinada función electrónica alguna vez fueron cableados a partir de componentes discretos, ahora, se producen ,chips' altamente integrados para consolidar los componentes y funciones discretas en un solo paquete. Esto disminuye el costo, reduce el tamaño y hace de esta manera al producto fabricado más confiable. Los ejemplos de tales dispositivos altamente integrados incluyen teléfonos inalámbricos, asistentes digitales personales, radio trans cep ores , grabadores y reproducto es de medios, controladores de dispositivo y toda clase de otros dispositivos y funciones. Hoy día, los diseñadores de los sistemas integrados que combinan más de uno de estos dispositivos integrados en un solo producto confrontan la tarea de integrar dispositivos integrados. Por ejemplo, si un diseñador desea integrar un teléfono inalámbrico y un asistente digital personal, deben diseñar un circuito para llevar a cabo tal integración o crear un dispositivo integrado completamente nuevo el cual incorpora todos los componentes y funciones deseadas para el producto integrado. Este último planeamiento puede ser una inversión cara y riesgosa en un mercado emergente. Aparte de compartir suministro de energía y circuitos aterrizados, los dispositivos ' altamente integrados deben comunicarse de alguna manera debido a que normalmente existe un software de aplicación dedicado a cada dispositivo integrado. Para entregar un producto integrado que funcione con gracia, es necesario integrar tanto el hardware como el software. Esto implica normalmente un puerto de comunicaciones paralelo o en serie que interconecte los dos dispositivos integrados. Este puede ser sencillo en el caso donde se encuentran integrados dos dispositivos en un producto. Frecuentemente se prefieren los protocolos de comunicaciones seriales y las interfases físicas debido a que se requiere una cantidad menor de área de tablilla de circuito impreso para direccionar las relativamente menos pistas de circuito. Sin embargo, donde existen más de dos dispositivos integrados en un producto, la conexión de una pluralidad de interfases es más problemática. Donde se integran tres o más dispositivos integrados en un producto, el diseñador debe diseñar una interfase de comunicaciones, o circuito de multiplexión que no solamente interconecte los diversos dispositi os, sino que trate también con los temas de interconexión entre los dispositivos que surgen inevitablemente. Por supuesto, el diseño de tal circuitería se encuentra dentro de la experiencia de muchos diseñadores, dado que no se requieren grandes limitaciones en cuanto al costo, tiempo de desarrollo, y área de tablilla de circuito impreso. Sin embargo, este es raramente el caso. En los dispositivos modernos, altamente integrados, que compiten en mercados abiertos, siempre existe una gran presión para mantener el tamaño y costo hacia abajo, mientras se proporciona simultáneamente ciclos breves de desarrollo de producto y una buena conflabilidad . Consecuentemente, existe la necesidad en la materia de un dispositivo de bajo costo para int erconectar y multiplexar tres o más interfases entre dispositivos.
BREVE DESCRIPCIÓN DE LA INVENCIÓN La necesidad en la materia se aborda por el aparato y los métodos de la presente invención. En una modalidad a manera de ejemplo, se enseña un aparato para int erconect ar selectivamente una pluralidad de puertos. Comprende un conmutador de barras cruzadas, que tiene una pluralidad de puertos de datos bi-direccionales , y un controlador, operable para controlar el conmutador de barras cruzadas a fin de interconectar cualesquier dos de dicha pluralidad de puertos de datos bi-direccionales . En un refinamiento de esto, la pluralidad de puertos bi-direccionales se adapta para interconectar los puertos RS-232. En un refinamiento adicional, el conmutador de barras cruzadas se implementa con una pluralidad de memorias intermedias digitales. En otra modalidad a manera de ejemplo, se enseña un aparato para interconectar tres interfases bi-direccionales. El aparato comprende una interfase primera, segunda, y tercera que tienen cada una de ellas una entrada y una salida, y un controlador de interfase que tiene salidas de control primera, segunda, y tercera, y operables para habilitar cualquiera de las salidas individualmente. También, una memoria intermedia primera, segunda, tercera, cuarta, quinta, y sexta, que tienen cada una de ellas una entrada, una salida, y una entrada de control, y donde las entradas de control habilitan y deshabilitan el acoplamiento de señales mediante las memorias intermedias. La salida de las memorias intermedias primera y segunda se acoplan a la entrada de la primera interfase, y, las salidas de las memorias intermedias tercera y cuarta se acoplan a la entrada de la segunda interfase, y, las salidas de las memorias intermedias quinta y sexta se acoplan a la entrada de la tercera interfase. De manera similar, la salida de la primera interfase se acopla a la entrada de la cuarta y quinta memoria intermedia, y, la salida de la segunda interfase se acopla a las entradas de las memorias intermedias primera y sexta, y, la salida de la tercera interfase se acopla a las entradas de las memorias intermedias segunda y tercera. También, la primera salida de control se acopla a las entradas de control de las memorias intermedias primera y segunda, y, la segunda salida de control se acopla a las entradas de control de las memorias intermedias tercera y sexta, y la tercera salida de control se acopla a las entradas de control de las memorias intermedias segunda y quinta. En un refinamiento de lo anterior, deshabilitar las entradas de control establece las salidas de las memorias intermedias a un estado de alta impedancia, y el controlador de interfase es operable para deshabilitar todas las salidas de control. En un refinamiento adicional, las interfases son interfases de puerto serial. Y más específicamente, las interfases de puerto serial son interfases de puerto serial RS-232. la. invención es aplicable cuando la salida de la interfase de puerto serial es una salida de datos de transmisión, y la entrada de la interfase de puerto serial es una entrada de datos de recepción. Y también, cuando la salida de la interfase de puerto serial es una salida de solicitud para envió, y la entrada de la interfase de puerto serial es una entrada limpia para enviar. Se enseña también que el controlador de interfase se incorpora en una de las interfases. La modalidad anterior es referente al caso especifico de interconectar tres interfases. La . presente invención enseña también un caso general que puede aplicarse a cualquier número de interfases, es decir, el número de n interfases. Esto se lleva a cabo con un aparato, que comprende una pluralidad de n interfases, teniendo cada una de ellas una entrada y una salida, y una pluralidad de n veces (n-1) memorias intermedias, teniendo cada una de ellas una entrada, una salida, y una entrada de control, y donde las entradas de control habilitan y deshabilitan el acoplamiento de señales mediante las memorias intermedias, respectivamente. También, un controlador de interfase que tiene una pluralidad de {nC?) salidas de control, y operable para permitir cualquier pluralidad de salidas individualmente. La expresión (nC2> es el número de combinaciones no ordenadas de 2 interfases tomadas de un total de n interfases. Matemáticamente, se lee como "r¡ selecciona 2". En este caso general, las salidas de una (n-1) única pluralidad de memorias intermedias se acoplan a la entrada de cada una de la pluralidad de interfases, y, cada una de las salidas de la pluralidad de interfases se acopla únicamente a la entrada de una de la (n-1) pluralidad de memorias intermedias que se acoplan a las entradas de cada una de las demás pluralidades de interfases, de manera tal que la salida de cada interfase se acopla a la entrada de cada otra interfase mediante una única pluralidad de memorias intermedias. Además, cada pluralidad de salidas de control se acopla a las entradas de control de las dos pluralidades de memorias intermedias que acopla un par único de las (nC?) combinaciones de las entradas y salidas de la - 9 -int erfase . En un refinamiento al caso general, se enseña que deshabilitar las entradas de control establece las salidas de las memorias intermedias a un estado de alta impedancia , y el controlador de interfase es operable para deshabilitar todas las salidas de control. En un refinamiento adicional, las interfases son interfases de puerto serial. y más específicamente, las interfases de puerto serial son las interfases de puerto serial RS-232. La invención es aplicable cuando la salida de la interfase de puerto serial es una salida de datos de transmisión, y la entrada de la interfases de puerto serial es una entrada de datos de recepción. Y también, cuando la salida de la interfase de puerto serial es una salida de solicitud para envío, y la entrada de la interfase de puerto serial es una entrada de limpiar para enviar. Se enseña también que el controlador de interfase se incorpora a una de las interfases.
BREVE DESCRIPCIÓN DE LOS DIBUJOS La Figura 1 es un dibujo de una - 10 -implementación de dispositivo portátil de modalidad ilustrativa de la presente invención. La Figura 2 es un dibujo de la unidad de bastidor de una implementación de la modalidad ilustrativa de la presente invención. La Figura 3 es un diagrama de bloques funcional de una modalidad ilustrativa de la presente invención. La Figura 3? es un diagrama de bloques funcional de una modalidad ilustrativa de la presente invención. La Figura 4 es un diagrama esquemático de una modalidad ilustrativa de la presente invención . La Figura 5? es un diagrama de una implementación de tres interfases · de una modalidad ilustrativa de la presente invención. La Figura 5B es un diagrama de una implementación de cuatro interfases de una modalidad ilustrativa de la presente invención. La Figura 5C es un diagrama de una implementación de cinco interfases de una modalidad ilustrativa de la presente invención. La Figura 5D es un diagrama de una implementación de seis interfases de una - 11 -modalidad ilustrativa de la presente invención.
DESCRIPCIÓN DETALLADA DE LA INVENCIÓN Las modalidades ilustrativas y aplicaciones a manera de ejemplo se describirán ahora con referencia a los dibujos acompañantes para describir las enseñanzas ventajosas de la presente invención. Aunque la presente invención se describe en la presente con referencia a las modalidades ilustrativas para aplicaciones particulares, debe comprenderse que la invención no se encuentra limitada a la misma. Aquellos expertos en la materia y acceso a las enseñanzas proporcionadas en la presente reconocerán las modificaciones, aplicaciones, y modalidades adicionales dentro del alcance de las mismas y campos adicionales en los cuales la presente invención serán de utilidad significativa . Se hace referencia a la Figura 1, la cual es un dibujo de un dispositivo personal 2 de comunicaciones inalámbricas en la modalidad a manera de ejemplo preferida de la presente invención. Este dispositivo 2 incorpora un teléfono inalámbrico y un asistente digital - 12 -personal (en lo sucesivo 'PDA') . Las funciones telefónicas se implementan utilizando el auricular 4 y el micrófono 6, como se hace tradi cionalmente en los teléfonos inalámbricos. También, se utiliza un teclado 10 para marcar números telefónicos, colocar llamadas, y generalmente operar las funciones telefónicas inalámbricas. En la modalidad a manera de ejemplo preferida, el teléfono inalámbrico utiliza un transceptor de espectro disperso de acuerdo con el protocolo de CDMA de IS-95. El dispositivo 2 incorpora también un PDA, el cual utiliza básicamente una pantalla 8 de cristal liquido como dispositivo de salida, y puede incluir también una función de entrada de pantalla táctil. El teclado 10 se utiliza también para operar alguna funcionalidad de la PDA. Dado que un dispositivo tal como este es capaz de almacenar y manipular una gran cantidad de datos, es útil almacenar una copia de respaldo de tales datos de manera que la pérdida o daño al dispositivo no da como resultado la pérdida total de los datos almacenados en el mismo. La función de almacenamiento de respaldo se lleva a „ cabo mediante un conector 12 de - 13 -interfase. En la modalidad a manera de ejemplo preferida, el conector 12 de interfase se acopla a un conector de acoplamiento en un bastidor de anclaj e . La Figura 2 ilustra un bastidor 14 de anclaje en la modalidad a manera de ejemplo preferida. El bastidor 14 de anclaje comprende una estructura 16 adaptada para posarse sobre, o instalarse en, una superficie (no mostrada) . La estructura 16 se adapta para aceptar una porción del dispositivo inalámbrico 2 y para soportar generalmente el dispositivo 2 cuando se inserta dentro de la estructura 16. Dentro del bastidor 16 se encuentra un conector 18 que se adapta para interconectar señales eléctricas con el conector 12 en el dispositivo inalámbrico 2. Además, el bastidor 14 se encuentra adaptado para realizar la interfase a un dispositivo de cómputo, tal como una computadora personal, de manera que las señales que realizan la interfase entre el dispositivo inalámbrico 2 y el bastidor 14 pueden acoplarse adicionalmente al dispositivo de cómputo (no se muestra) permitiendo que se almacenen los datos en el dispositivo de cómputo. En la modalidad - 14 -preferida, la interfase eléctrica entre el dispositivo 2 y el batidor 14 comprende una trayectoria de comunicaciones serial, además de otras señales eléctricas. La trayectoria de comunicaciones serial opera de acuerdo con la interfase y protocolos físicos de comunicaciones seriales RS-232 EIA/TIA, así como también se comprende por aquellos expertos en la materia. Los componentes funcionales al interior del dispositivo 2 de comunicaciones inalámbricas incluyen uno o más microprocesadores o microcontroladores, o simplemente
"controladores " , y un transceptor inalámbrico, así como también un dispositivo de PDA. Además, se emplean algunos otros componentes funcionales para enviar las diversas funciones requeridas. Aunque existe un nivel muy alto de integración de componentes en los dispositivos de comunicaciones personales inalámbricos, no se ha logrado una integración total en un solo dispositivo de semiconductor de todas las funciones requeridas por el PDA, teléfono inalámbrico y funcionalidad relacionada. Este es típicamente el caso donde se combinan dos o más sistemas funcionales básicos, como es el - 15 -caso con la modalidad preferida donde se han integrado un teléfono inalámbrico y PDA. Se hace referencia a la Figura 3, la cual es un diagrama de bloques funcional de algunos componentes utilizados en la modalidad preferida. Un dispositivo 20 de PDA se representa por una interfase de comunicaciones, o puerto, elemento 20 en la Figura 3. El teléfono inalámbrico en el dispositivo se representa por el puerto ?' 22 de comunicaciones el cual se acopla al módem de estación móvil (en lo sucesivo, ? MSM ' ) . El MSM opera para proporcionar una operación vasta de la funcionalidad de teléfono inalámbrico en el dispositivo de modalidad preferida y es el punto básico de ¦ interfase entre el teléfono inalámbrico y otros componentes de producto. Además, en la Figura 3, la interfase al bastidor se representa por el bloque 12. Cada uno de los anteriores bloques funcionales, la PDA, el MSM, y el bastidor necesarios para interconect arse durante diferentes tiempos de operación normal del dispositivo. A manera de ejemplo, y no como limitante, la interfase de PDA se acopla a la interfase de bastidor cuando se desean las - 16 -operaciones para respaldar o recuperar la memoria de PDA. La interfase 22 de MSM se acopla a la interfase 12 de bastidor cuando el dispositivo inalámbrico se instala en el bastidor 14 para extender las funciones del teléfono inalámbrico, tal como en la operación o programación del manos libres. También, el PDA 20 se acopla al MSM 22 cuando los datos se transfieren a y desde el PDA 20 mediante el teléfono inalámbrico, por el MSM 22, o cuando los datos de PDA 20 se utilizan para controlar el MSM 22. En la Figura 3, la interconexión entre el puerto 20 de PDA, el puerto 22 de MSM, y el puerto 12 de bastidor se lleva a cabo mediante le uso del multiplexor 24 de interfase omni-direccional, en la presente invención. Este dispositivo se caracteriza por el uso eficaz de los mínimos componentes necesarios para llevar a cabo la función requerida, bajo costo de partes, bajos costos de desarrollo, y tamaño compacto.' El multiplexor 24 controla la interconexión de señales bi-direccionales , en forma de señales de comunicaciones seriales, entre las tres interfases anteriormente mencionadas. El - 17 -multiplexor 24 es un circuito digital y se encuentra bajo el control del controlador de PDA (no mostrado) en la modalidad preferida. El flujo de datos digitales entre las interfases se ilustra por las tres flechas de doble cabeza en la Figura 3. El control del multiplexor 24 se ilustra por la flecha 25 que conecta la interfase 20 de PDA y el multiplexor 24. Aunque el multiplexor de la modalidad preferida trata con tres puertos de comunicaciones seriales en un dispositivo inalámbrico portátil, aquellos expertos en la materia apreciarán que cualquier número razonable de interfases, el cual lleve señales bi-direccionales, puede emplear las enseñanzas de la presente invención. La presente invención es fácilmente escalable, asi como también se describe más completamente en lo sucesivo . En la Figura 3A, se muestra un diagrama más generalizado de la modalidad a manera de ejemplo ilustrativa a partir de la Figura 3. En la Figura 3?, la interconexión se lleva a cabo por un conmutador 29 de barras cruzadas. Las entradas / salidas bi-direccionales del conmutador 29 de barras cruzadas se acoplan al puerto ? 27, - 18 -puerto B 31, y puerto C 33. En esta modalidad ilustrativa, los puertos se encuentran configurados para inter conectar los datos de transmisión y de recepción, tales como se utilizan en un puerto de RS-232, por ejemplo. Un controlador 35 controla el conmutador 29 de barras cruzadas, y es necesario para el sistema que utiliza la invención. En la modalidad preferida, este será un dispositivo de comunicaciones portátil, como se describió con anterioridad . Se hace referencia a la Figura 4, la cual es un diagrama esquemático del multiplexor de interfase de omni-dirección de la modalidad preferida. Las tres interfases de puerto se ilustran e incluyen el puerto 20 de PDA, el puerto 22 de MSM, y el puerto 12 de bastidor ( CRDL' ) . Dado que la modalidad preferida utiliza comunicaciones seriales RS-232 entre dispositivos, cada una de las tres interfases de puerto incluye las señales de RS-232 típicas, las cuales son: datos recibidos 'RXD', datos de transmisión ????' , terminal de datos lista DTR' , solicitud para enviar ? RTS ' , y limpiar para enviar CTS' . La función y propósito de - 19 -estas líneas de señal se comprende bien por aquellos expertos en la materia. Además, la interfase de puerto de MSM comprende un portador de datos RS-232 detecta la salida de %DCD' que se acopla a la interfase 12 de puerto de bastidor de manera que el dispositivo de cómputo externo puede informarse como cuando el MSM se encuentra recibiendo señales portadoras de datos. Las otras interfases de señal se describirán a continuación. La estructura de la modalidad preferida de la presente invención incluye las doce memorias intermedias no inversoras identificadas en la Figura 4 como los elementos 26, 28 , 30, 32, 34, 36, 38 , 40, 42, 44, 46, y 48. Las memorias intermedias implementan dos instancias de la presente invención. Las lineas de señal RS-232 TXD y RXD son un primer par de entrada/salida,' y, las líneas de señal RTS y CTS son un segundo par de señales de transmisión/recepción. Consecuentemente, se requieren seis memorias intermedias para implementar cada instancia de la presente invención en la modalidad a manera de ejemplo preferida. Cada memoria intermedia tiene una - 20 -entrada y una salida. Una señal de salida, sea TXD o RTS se acopla a la parte de entrada de una memoria intermedia y una señal de entrada, sea RXD o CTS se acopla a la parte de salida de una memoria intermedia. Cada memoria intermedia tiene también una entrada de control. La entrada de control puede habilitarse o deshabilitarse. En el estado habilitado, el nivel de señal en la entrada de una memoria intermedia se acopla a la salida de la memoria intermedia. En el estado deshabilitado, la entrada de la memoria intermedia no se acopla a la salida. En la modalidad preferida, la salida de la memoria intermedia se establece en un estado de alta impedancia cuando se deshabilita la entrada de control. Esto proporciona la ventaja básica de que pueden acoplarse dos o más salidas a una sola entrada de manera tal que cualquiera de ellas puede manejar la entrada sin cargarse por una de las otras salidas, siempre y cuando cada otra salida se deshabilite al estado de alta impedancia. Además, el multiplexor de interfase puede establecerse en un estado donde todas las memorias intermedias se establecen en un estado de alta impedancia, y ninguna señal se - 21 -acopla a partir de cualquier interfase a cualquier otra interfase. En la modalidad preferida ilustrada en la Figura 4, existen tres puertos de interfase, el PDA 20, el MSM 22, y la interfase de bastidor 12. Consecuentemente, existen tres interfases, las cuales pueden acoplarse bi-direccionalmente , cualesquiera dos a la vez. En términos matemáticos, las posibilidades de interconexión son el número de maneras, o combinaciones, para recoger dos resultados no ordenados a partir de tres posibilidades, establecidas también como 'tres escogen dos'. Obviamente, existen tales tres posibilidades. Para controlar estas tres posibilidades, existen tres señales de salida de control provenientes de un dispositivo 50 de entrada/ salida de propósito general (en lo sucesivo, 'GPIO') . El GPIO hace interfase con un microcontrolador de PDA (no mostrado) en la modalidad preferida, la cual determina cuándo es apropiado realizar las interconexiones de interfase bi-direccionales necesarias.
Naturalmente, el controlador puede ser una entidad separada, aparte de cualquiera de las interfases que se multiplexan. Las tres salidas - 22 -de control de GPIO 50 se etiquetan '?' , ??' , y ?0' . Cada una de estas salidas es un linea de salida de señal de nivel TTL o CMOS convencional proveniente de un microcont rolador , el microcont rolador de PDA, en la modalidad preferida. Al habilitar cualquiera de estas salidas, se habilita una de las tres posibilidades de interconexión en -particular. También, cuando se deshabilitan las tres salidas del GPIO 50, entonces no se habilita ninguna de las memorias intermedias y se deshabilitan todas las salidas de la memoria intermedia al estado de alta impedancia y no existe interconexión entre las tres interfases. Dicho de otra manera, se desconecta el mult iplexor . En la Figura 4, como se estableció con an erioridad, existen dos instancias de la presente invención que operan en paralelo. Esto es necesario porque los pares de linea de señal de entrada/salida TXD/RXD y RTS/CTS operan al unisono en la especificación de protocolo RS-232. Por lo tanto, las tres salidas de control provenientes de GPIO 50 pueden controlar ambas instancias de la presente invención en la modalidad a manera de ejemplo preferida. ? - 23 -continuación se brindan los detalles específicos de la interconexión y operación de la modalidad prefe ida . Considerando primero, la mult iplexión de la señales TXD y RXD entre el PDA 20, el MSM 22, y las interfases de bastidor 12, cada linea de señal RXD tiene la salida de las dos memorias intermedias acopladas a ellas. En el PDA 20, la salida de las memorias intermedias 26 y 28 se acopla a RXD. En el MSM 22, la salida de las memorias intermedias 34 y 36 se acoplan a RXD. En el bastidor 12, la salida de las memorias intermedias 42 y 44 se acopla a RXD. Para cada interfase, la señal TXD se acopla a la parte de entrada de una de las memorias intermedias acopladas a las otras dos interfases. Específicamente, la señal TXD proveniente del PDA se acopla a la memoria intermedia 34 de entrada, la cual se acopla a RXD en el MSM 22, y la entrada de la memoria intermedia 42, la cual se acopla a RXD en el bastidor 12. De manera similar, la señal TXD proveniente del MSM se acopla a la memoria- intermedia 28 de entrada, la cual se acopla a RXD en el PDA 20, y la entrada de la memoria intermedia 44, la cual se acopla a - 24 - RXD en el bastidor 12. Y, la señal TXD proveniente del bastidor 12 se acopla a la memoria intermedia 26 de entrada, la cual se acopla a RXD en el PDA 20, y la entrada de la memoria intermedia 36, la cual se acopla a RXD en el MSM 22. La salida de control etiquetada ??' en el GPIO 50 se acopla a la entrada de control de las memorias intermedias 26 y 42. Por lo tanto, cuando se habilita la señal en la salida de control A, también lo hacen las memorias intermedias 26 y 42. La memoria intermedia 26 acopla la TXD en los bastidores 12 a la RXD en el PDA 20, y, el regulador 42 acopla la TXD en el PDA 20 a la RXD en el bastidor 12. Consecuen emente, el habilitar la salida de control A establece una . trayectoria de comunicaciones bi-direccional entre el PDA 20 y los bastidores 12. La salida de control etiquetada ??' en el GPIO 50 se acopla a la entrada de control de las memorias intermedias 28 y 34. Por lo tanto, cuando se encuentra habilitada la señal en la salida de control B, también se encuentran habilitadas las memorias intermedias 28 y 34. La memoria intermedia 28 acopla la TXD en el MSM 22 a la RXD en el PDA - 25 - 20, y, la memoria intermedia 3 4 acopla la TXD en el PDA 20 a la RXD en el MSM 20. Consecuentemente, habilitar la salida de control B establece una trayectoria de comunicaciones bi-direccional entre el PDA 20 y el MSM 20. La salida de control etiquetada en el GPIO 50 se acopla a la entrada de control de las memorias intermedias 3 6 y 4 4 . Por lo tanto, cuando se habilita la señal en la salida de control C, también se encuentran habilitadas las memorias intermedias 3 6 y 4 4 . La memoria intermedia 3 6 acopla la TXD en el bastidor 12 a la RXD en el MSM 22, y, la memoria intermedia 4 4 acopla la TXD en el MSM 22 a la RXD en el bastidor 12. Consecuentemente, habilitar la salida de control C establece una trayectoria de comunicaciones bi-direccional entre el bastidor 12 y el MSM 20. La interconexión de las señales RTS y CTS en el PDA 20, el MSM 22, y el bastidor 12 mediante las memorias intermedias 3 0 , 32, 3 8 , 40, 4 6 , y 48, con las señales de control A, B , y C provenientes del GPIO 50 son de la misma funcionalidad que la recién descrita con respecto a las señales de TXD y RXD, de manera - 26 -que los detalles no se reducirán aquí a palabras. Para una comprensión plena, refiérase por favor a la Figura 4, la cual detalla las interconexiones. Aquellos _ expertos en la materia apreciarán que la circuitería ilustrada en la Figura 4 se beneficiará a partir del uso de resistores de acoplamiento a positivo (no se muestran) en cada una de las entradas de los componentes de multiplexor. Estas sirven para dos propósitos benéficos. Primero, establecen niveles válidos de. señal lógica en las entradas del multiplexor cuando de otra manera no se accionan por uno de los otros puertos. Segundo, establecen niveles válidos de señal lógica cuando todas las memorias intermedias del multiplexor se establecen al estado de alta-impedancia (o "de tres estados") . Respecto al resto de la circuitería detallada en la Figura 4, estas se utilizan básicamente para tratar con " los niveles variables de voltaje de RS-232. Aquellos expertos en la materia comprenden que la especificación de inferíase RS-232 no especifica un voltaje operativo exacto. El bastidor 12 - 27 -opera tanto con señales positivas (doce voltios positivos) como negativas (de menos 3 a menos 12 voltios) . Los resistores 62 y 60 establecen y divisor de voltaje de manera que la señal de carga de más doce voltios entregada como salida en la linea ^CHRG' del bastidor 12 no cree una situación de s obre-volt aj e en la entrada ACHRG' del MSM 22. La .memoria intermedia 56 y el resistor 58 sirven para aislar la entrada DTR' del MSM 22 del resto del circuito cuando se apaga el MSM 22 en un modo de espera. Los bloques DETECCIÓN -V 52 y DETECCIÓN +V 54 convierten los voltajes superiores entregados como salida provenientes del bastidor 12 en voltajes de CMOS requeridos en el dispositivo portátil mediante GPIO 50. El transistor 64 y sus componentes relacionados requeridos sirven para aislar la interfase de MSM provenientes de la otra circuiteria cuando se encuentra apagado el MSM. La señal ^NG' entregada como salida por el MSM 22 indica que está entrando una llamada al dispositivo. La señal 'C entregada como salida proveniente del GPIO 50 establece el mult iplexor , en un MSM 22 al modo de comunicaciones bi-direccional . del bastidor 12.
- 28 - Cuando RNG se pone activa (baja), el transistor 64 se enciende, de manera que la señal RNG se desconecta del bastidor 12, a menos que C se encuentre activo, y después la señal RNG se acopla al bastidor 12. Los resistores 74, 76, 68, y 70 se utilizan para polarizar y aislar el transistor, como se comprende por aquellos expertos en la materia. El diodo 72 sirve para sujetar las señales negativas a tierra cuando las señales RS-232 caen por debajo de un nivel seguro para el dispositivo portátil. La anterior modalidad preferida implementa tres multiplexiones de interfase para las comunicaciones bi-direccionales seleccionadas con dos pares de linea de comunicaciones (TXD/RXD y CTS/RTS) . Sin embargo, debe comprenderse que la presente invención es fácilmente escalable dependiendo del número de interfases asi como también el número de pares de lineas de comunicaciones. El caso general es para los ??' puertos de interfase interconectado s dos a la vez. Donde el número de pares de lineas de comunicaciones es mayor a uno, se multiplica la circuiteria y se comparten las señales de control, como se - 29 -describió respecto a la modalidad preferida. LA expresión matemática general es para una Combinación de sub-elemen os tomados a partir de un conjunto de elementos como se determina a continuación : nCk= n\/(k\ (n-k) ! ) Léase ?? selecciona k' , donde n es el número de interfases y k es el número de interfases interconect adas a la vez. El número de combinaciones posibles es el número de salidas de control requeridas para operar el mult iplexor . Si existen n interfases, entonces cada entrada de cada interfase requiere naturalmente (n-1) memorias intermedias acopladas a ella, de manera que cada otra interfase pueda acoplarse a la misma. También, el número total de memorias intermedias requeridas para el multiplexor será de n multiplicado por (n-1) . Tomando esto en consideración, y resolviendo para diversos valores de n y estableciendo k igual a dos, tenemos lo siguiente: - 30 -
Lo anterior se representa gráficamente en las Figuras 5?, 5B, 5C, y 5D. La Figura 5? representa gráficamente tres interfases 90, 92, y 94. Existen tres posibles conexiones 91, 93, y 95. Por lo tanto, el muí t iplexor requiere tres lineas de control para seleccionar las tres posibilidades. Cada interfase requiere dos memorias intermedias para acoplar las salidas de las otras dos interfases a la entrada de la interfase seleccionada (n-1) . En la Figura 5B, existen cuatro interfases, 100, 102, 104, y 106. Estas pueden interconectarse en seis combinaciones como se muestra por las lineas 101 , 103 , 105 , 107 , 108 , y 109. Cada interfase tiene tres lineas de interconexión acopladas a ella, de manera que se requieren tres memorias - 31 -intermedias para cada una. Consecuentemente, se requieren seis lineas de control y doce memorias intermedias en total. En la Figura 5C, existen cinco interfases, 110, 112, 114,· 116, y 118. Cada interfase tiene cuatro lineas 111 acopladas a ella de manera que se requieren cuatro memorias intermedias para cada interfase. Existen diez posibles pares 113 de interconexión.. Consecuentemente, se requieren diez lineas de control y veinte memorias intermedias para impl ementar la presente invención. En la Figura 5D, existen seis interfases, 120, 121, 122, 123, 124, y 125. Cada interfase tiene cinco interconexiones 126 acopladas a ella, y existe un total de quince posibilidades de interconexión. Por lo tanto, se requieren quince salidas de control y treinta memorias intermedias. Aunque los números de lineas de control y memorias intermedias crece a medida que el número de puertos de interfase se incrementa, el costo para implementar la presente invención sigue siendo bajo. En la modalidad preferida, las memorias intermedias utilizadas se empaquetan como seis memorias intermedias en un - 32 -paquete (se utilizan memorias intermedias hexagonales Toshiba TC74CHC367) . Las líneas de control se encuentran disponibles sea directamente por un microcontrolador o pueden demultiplexarse a partir de un pequeño más número de líneas de control de microcontrolador. Consecuentemente, en el caso de tres o cuatro interfases, se requieren dos paquetes de memorias intermedias. En el caso de cinco interfases, se requieren cuatro paquetes de memorias intermedias. En el caso de seis interfases, se requieren cinco paquetes de memorias intermedias. Debido a que el costo es demasiado bajo, y a que el área de tablilla de circuito impreso requerida para estos paquetes es demasiado pequeña, es muy económico implementar un multiplexor de interfase omni-direccional de la presente invención. Consecuentemente, la presente invención se ha descrito en la presente con referencia a una modalidad particular para una aplicación particular. Por lo tanto, las reivindicaciones anexas pretenden cubrir cualquiera y todas esas aplicaciones, modificaciones y modalidades dentro del alcance de la presente invención.