LU86327A1

LU86327A1 - Procede de transmission de signaux destines notamment a la surveillance d'un ensemble de zones a proteger entre un poste central et une pluralite de circuits de detection relies a celui-ci par un support de transmission et systeme pour la mise en oeuvre d'un tel procede

Info

Publication number: LU86327A1
Application number: LU86327A
Authority: LU
Inventors: Antoine Libbrecht
Original assignee: Fichet Bauche
Priority date: 1985-03-01
Filing date: 1986-02-26
Publication date: 1986-06-10
Also published as: FR2578372A1; FR2578372B1; IT1190062B; IT8619576A1; IT8619576A0; PT82124A; ES552575A0; ES8706301A1; PT82124B

Description

1 t ” * « *» \ · ' 1 v. »

La présente invention concerne un procédé et * système de transmission de signaux destinés notamment à la surveillance et à la protection d'une pluralité de zones Ä telles que par exemple des locaux d'habitation, des 5 bâtiments publics ou de services (grandes surfaces) afin d'éviter tout vol en l'absence ou non de personnes dans les locaux ou en dehors des heures d'ouverture des bâtiments.

On connaît déjà des systèmes de surveillance par 10 lesquels est établie une communication entre un poste central et chaque circuit détection d'une pluralité de circuits de détection reliés au poste central par l'intermédiaire d'une ligne de transmission bifilaire.

Plus précisément, le poste central émet cycliquement sur 15 la ligne de transmission vers les circuits de détection une série de signaux d'identification, chacun identifiant un circuit de détection, et reçoit cycliquement par la ligne de transmission une série de signaux de réponse des circuits de détection, un signal de réponse étant reçu 20 d'un circuit de détection lorsque celui-ci a reconnu son propre signal d'identification. Le poste central émet un signal d'alarme lorsqu'il ne reçoit pas de signal de réponse suite à une anomalie détectée par l'un des circuits de détection telle qu'une effraction dans un 25 local déterminé.

Cependant, ces systèmes connus peuvent être facilement neutralisés en substituant au moins l'un des circuits de détection reliés en parallèle sur la ligne de transmission par un autre circuit de détection relié à la 30 ligne de transmission et susceptible de reconnaître le même signal d'identification que celui associé à l'un des circuits de détection d'origine. Dans ces conditions, le poste central reçoit toujours du circuit de détection "pirate" un signal de réponse qui est interprété de façon 35 identique à celui reçu du circuit de détection d'origine.

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De fait, l'effraction commise à la zone protégée par le « circuit de détection d'origine n'est pas signalée par le poste central.

* La présente invention a pour but d'éliminer 5 l'inconvénient ci-dessus en proposant un procédé de transmission de signaux, destinés notamment à la surveillance d'un ensemble de zones à protéger, entre un poste central et une pluralité de circuits de détection reliés au poste central par l'intermédiaire d'un support 10 de transmission, au moins un circuit de détection étant associé à chacune des zones ; et du type consistant à émettre cycliquement sur la ligne de transmission vers les circuits de détection une série de signaux codés d'identification, chacun identifiant un circuit de 15 détection ; à recevoir cycliquement au poste central par le support de transmission une série de signaux de réponse des circuits de détection, un signal de réponse étant reçu d'un circuit de détection lorsque celui-ci a reconnu son propre signal d'identification ; à émettre un signal 20 d'alarme lorsqu'un signal de réponse n'est pas reçu au poste central suite à une anomalie détectée par un circuit de détection ; ledit procédé étant caractérisé en ce qu'il consiste à déformer un signal de réponse de chacun des circuits de détection à un nombre prédéterminé de cycles 25 de réception des signaux codés d'identification; à détecter au poste central deux signaux de réponse consécutivement déformés de chaque circuit de détection et à vérifier si la détection des deux signaux de réponse déformés a effectivement lieu audit nombre prédéterminé de 30 cycles de réception des signaux codés d'identification.

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Selon une caractéristique du procédé de * l'invention, chaque signal de réponse est déformé sous l'influence d'une clé secrète associée à chaque circuit de détection et ayant une valeur égale au nombre de cycles 5 prédéterminé précité.

Selon encore une autre caractéristique du procédé de l'invention, les clés secrètes précitées associées respectivement aux circuits de détection précités sont différentes les unes des autres de sorte que 10 la déformation des signaux de réponse des circuits de I. · détection a lieu à des nombres prédéterminés de cycles de : réception différents les uns des autres.

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Selon toujours une autre caractéristique du procédé de l'invention, un signal d'alarme représentatif 15 d'une situation de fraude à l'un des circuits de détection est émis lorsqu'au lieu de détecter un signal de réponse déformé au nombre précité de cycles de réception des ; signaux codés d'identification est détecté un signal de réponse non-déformé.

20 Le système pour la mise en oeuvre du procédé et du type où chaque circuit de détection comprend un dispositif décodeur du signal d'identification propre audit circuit de détection et produisant un signal après chaque reconnaissance du signal d'identification, un 25 dispositif générateur recevant le signal de reconnaissance du dispositif décodeur et produisant un signal de réponse, est caractérisé en ce que chaque circuit de détection comprend de plus un dispositif de comptage du nombre de signaux de reconnaissance du dispositif décodeur et 30 délivrant un signal de commande au dispositif générateur pour déformer de façon prédéterminée le signal de réponse chaque fois que le nombre de signaux de reconnaissance comptés atteint un nombre prédéterminé et en ce que le I * tat poste central comprend une unité centrale recevant les 35 signaux de réponse et reliée à un premier registre mémoire r !-" . 4 * mémorisant le nombre de signaux de réponse détectés de * chaque circuit de détection à partir de chaque signal de réponse déformé reçu et à une mémoire dans laquelle sont * stockés lesdits nombres prédéterminés associés aux i 5 circuits de détection, ladite unité centrale effectuant la comparaison entre les contenus du premier registre mémoire et de la mémoire pour chaque circuit de détection après la détection de chaque signal de réponse.

Selon une caractéristique du système de 10 l'invention, le dispositif de comptage précité est programmé selon une clé secrète ayant une valeur égale au nombre prédéterminé précité.

Selon encore une autre caractéristique du système de l'invention, chaque circuit de détection , ' 15 précité a sa propre clé secrète.

Selon encore une autre caractéristique de l'invention, le système comprend également un deuxième registre mémoire relié à l'unité centrale précitée et mémorisant l'état de fraude de chacun des circuits de 20 détection en situation de fraude, une fraude étant constatée suite à une détection d'un signal de réponse non-déformé et égalité, lors de la comparaison précitée, de la valeur de la clé secrète avec le contenu du premier registre mémoire.

25 L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple * 30 illustrant un mode de réalisation de l'invention, et dans lesquels : - la figure 1 est un schéma de principe du système de surveillance auquel se rapporte l'invention ; - la figure 2 est un schéma bloc du système de 35 surveillance selon l'invention ;

Jt 5 - les figures 3a-3d représentent des signaux présents à certains points du schéma de la figure 2 ; » la figure 4 représente une pluralité de cycles de signaux de réponse reçus au poste central du système de 5 l'invention, et - la figure 5 représente un organigramme de fonctionnement du système de l'invention.

En se référant à la figure 1, le système de surveillance auquel se rapporte la présente invention est 10 du type comprenant un poste central 1 relié par

l'intermédiaire d'une ligne de transmission unique L à deux fils conducteurs 11, 12 à une pluralité de circuits de détection, dans le cas présent au nombre de trois, et référencés en 2, 3 et 4. Les circuits de détection 2, 3 et 15 4 sont reliés en parallèle sur la ligne de transmission L

et comportent chacun, de façon connue en soi, un transpondeur TR, référencé TR2, TR3, TR4 pour les circuits de détection 2, 3, 4 respectivement, et un capteur CA, référencé CAI, CA2, CA3 pour les circuits de détection 2, 20 3, 4 respectivement. Chaque transpondeur représente l'interface entre la ligne de transmission L et le capteur CA associé. Chaque capteur CA sert de moyen de détection d'une effraction dans une zone à protéger et peut être constitué par exemple par un contact interrupteur disposé 25 en tout endroit approprié de la zone, tel que par exemple une fenêtre lorsque la zone est un local d'habitation.

Bien entendu, le nombre de circuits de détection reliés en parallèle sur la ligne de transmission L est en principe illimité et dépend du niveau de protection souhaité.

30 Le système de surveillance ci-dessus décrit fonctionne suivant le principe de transmission basé sur le multiplexage par répartition dans le temps d'impulsions numériques.

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Le poste central 1 émet cycliquement sur la ligne de transmission L vers les circuits de détection une série de signaux codés d'identification ou * d'interrogation, chacun identifiant un circuit de 5 détection. Lorsque l'un des circuits de détection, par exemple le circuit 2, reçoit et reconnaît son propre signal d'identification du cycle de signaux d'identification, un signal de réponse est émis du transpondeur TR2 au poste central 1 via la ligne de 10 transmission L. Le poste central reçoit ainsi cycliquement une série de signaux de réponse des circuits de détection. Ce poste central est agencé pour émettre un signal d'alarme en l'absence de signal de réponse de l'un des circuits de détection suite à une anomalie détectée par le 15 capteur, telle qu'une effraction dans la zone à protéger par ledit capteur.

Cependant, comme expliqué déjà précédemment, un tel système a pour inconvénient d'être facilement neutralisé en substituant par exemple le circuit de 20 détection 2 par un circuit de détection pirate 2' représenté en pointillés sur la figure 1 et reconnaissant le même signal d'identification que celui du circuit de détection 2. Ainsi, une personne désireuse de pénétrer par effraction dans une zone déterminée comportant le. circuit 25 de détection 2 relie le circuit de détection pirate 2' sur la ligne de transmission L empêchant ainsi au poste central de signaler ladite effraction puisqu'il reçoit toujours un signal de réponse du circuit détecteur pirate 2' .

30 Le système de surveillance selon la présente invention éliminant l'inconvénient ci-dessus va être décrit en référence aux figures 2 à 4.

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Le poste central 1 est relié par l'intermédiaire des fils conducteurs 11 et 12 de la ligne de transmission à une pluralité de circuits de détection, l'un seulement étant représenté et désigné par la référence 2.

5 Le poste central 1 est constitué par un processeur tel qu'un microprocesseur comprenant une unité centrale 100 fonctionnant sous la commande d'un programme mémorisé dans une mémoire morte 101. L'unité centrale 100 émet cycliquement ou séquentiellement en parallèle des 10 signaux d'adresse à un dispositif interface 102 par l'intermédiaire d'un bus d'information. Le dispositif 102 convertit la transmission parallèle des signaux d'adresse en une transmission série sur le conducteur 11 par l'intermédiaire d'un amplificateur de ligne 103. La figure 15 3a représente une série de signaux d'adresse ADR pour un cycle d'émission sur 11 vers les différents circuits de détection reliés à la ligne de transmission. Les signaux d'adresse comprennent le signal d'adresse ADR2 identifiant le circuit de détection 2, le signal d'adresse ADR 3 20 identifiant le circuit de détection 3, le signal d’adresse ADR 4 identifiant le circuit de détection 4 et ainsi de ·. ! suite selon le nombre de circuits de détection reliés à la ligne de transmission. Les signaux d'adresse ADR peuvent être propres à chacun des circuits de détection.

25 Le poste central 1 comprend également un dispositif de détection 104 des signaux de réponse émis sur 12 par chacun des circuits de détection, les signaux de réponse étant transmis à un filtre passe-bande 105 qui délivre un signal propre à l'entrée d'un dispositif 30 interface 106 relié par l'intermédiaire d'un bus d'information à l'unité centrale 100.

L'unité centrale est reliée bi-direction-nellement par l'intermédiaire de bus d'information à un dispositif mémoire 107 et des premier, second et troisième 35 registres mémoire référencés par 108, 109, 110 \ ' 8

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respectivement. La référence 111 désigne un dispositif d'affichage d'information relié à l'unité centrale 100 par un bus d'information uni-directionnel. Les fonctions des dispositifs 107 à 111 seront expliquées ultérieurement.

5 Chaque circuit de détection comprend un dispositif décodeur 200 du signal d'adresse ADR ou d'identification propre au circuit de détection et apparaissant sur la ligne 11 reliée à l'entrée du dispositif décodeur. Le dispositif décodeur 200 comprend 10 le décodeur proprement dit 200a du signal d'adresse relié aux sorties d'un sélecteur d'adresse 200b, tel que par exemple une roue codeuse, fournissant le code d'adresse propre à chaque circuit de détection. Ainsi, le décodeur d'adresse 200a compte les signaux numériques contenus dans 15 chacun des signaux d'adresse et délivre sur sa sortie un signal de reconnaissance d'adresse DA lorsque le nombre . des signaux numériques reçus correspond à la valeur numérique définie par le sélecteur d'adresse 200b. La . figure 3b représente d'ailleurs le signal DA2 émis après 20 reconnaissance du signal d'adresse ADR2 par le décodeur d'adresse 200a du circuit de détection 2 ainsi que les signaux de reconnaissance DA3, DA4 émis après reconnaissance des signaux d'adresse ADR3, ADR4 des circuits de détection 3, 4. De tels dispositifs décodeurs 25 200 sont déjà connus en soi et n'ont pas à être décrits plus en détail. La sortie du dispositif décodeur 200 est reliée à une entrée d'un dispositif générateur 201 d'un signal de réponse REP2 sur la ligne 12 chaque fois que ladite entrée reçoit le signal de reconnaissance DA2. Le 30 dispositif générateur 201 est relié au capteur interrupteur CA2, dont la position fermée correspond à la non détection d'une effraction.

* La figure 3 représente le signal de réponse REP2 émis sur la ligne 12 par le générateur 201 du circuit de 35 détection 2 ainsi que les signaux de réponse REP3 et REP4 ' * * » 9

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émis respectivement par les générateurs de réponse des circuits de détection 3 et 4 à la réception des signaux de reconnaissance d’adresse DA3 et DA4.

La sortie du dispositif décodeur 200 est 5 également reliée à l’entrée d’un dispositif de comptage 202 du nombre de signaux de reconnaissance DA2 de chaque signal d’adresse ADR2. Le dispositif 202 est constitué par exemple par un diviseur 202a, de structure connue en soi, et qui est programmé en 202b selon un nombre d’une 10 valeur prédéterminée et propre à chaque circuit de détection.

Ainsi, lorsque le nombre de signaux de reconnaissance d’adresse DA2 comptés par le diviseur 202a atteint la valeur prédéterminée du nombre programmé, le 15 dispositif de comptage 202 émet un signal de commande DS2 à une autre entrée du dispositif générateur 201. Lorsque le signal de commande DS2 et le signal de reconnaissance DA2 arrivent ensemble aux deux entrées du dispositif générateur 201, le signal de réponse de ce dernier est 20 déformé à la manière représentée en figure 3d par le signal de réponse REPD2 qui présente une largeur d’impulsion inférieure à celle du signal de réponse REP2 produit en l’absence du signal de commande DS2. Les signaux déformés REPD3 et REPD4 produits par les 25 dispositifs générateurs associés respectivement aux circuits de détection 3 et 4 ont également été représentés en figure 3d.

Les dispositifs décodeur, de comptage et générateur de chaque circuit de détection forment le 30 transpondeur TR qui est réalisé en un circuit intégré.

Selon l’invention, le nombre prédéterminé propre à chaque λ circuit de détection est scellé sur la puce du circuit intégré et déterminé par les masques de fabrication du « circuit intégré même. Ce nombre forme ainsi une clé 35 secrète dont la lecture devient impossible. Les techniques - 10 • η ' pour sceller une clé secrète sur une puce de circuit s intégré sont connues en soi et n'ont pas à être discutées plus en détail.

Le fonctionnement détaillé du système de 5 surveillance selon l'invention va être maintenant décrit en référence aux figures 2 et 3 ainsi qu'à la figure 4 qui représente 21 cycles d'une série de signaux de réponse des circuits de détection par exemple au nombre de sept et référencés 2 à 8.

10 On supposera que dans les conditions initiales les registres mémoire 108, 109 et 110 ont été remis à zéro.

Lors de la mise en service du système de surveillance selon l'invention, l'unité 100 émet sur la 15 ligne 11 un premier cycle d'une série de signaux d'adresse ADR2, A2DR3,... ADR8. Chaque circuit décodeur des circuits de détection décode le signal d'adresse propre aux circuits de détection, par exemple le signal d'adresse ADR2 pour le circuit de détection 2, et produit en sortie 20 un signal de reconnaissance d'adresse DA, par exemple le signal DA2, lorsque le code du signal d'adresse correspond à celui défini par le dispositif sélecteur d'adresse 200b. Le signal de reconnaissance DA2 est envoyé à l'entrée horloge du circuit de comptage 202 ainsi qu'à la première 25 entrée du dispositif générateur 201. A titre indicatif, on supposera que les valeurs des clés secrètes propres à chacun des circuits de détection sont les suivantes : - circuit de détection 2 ; valeur de clé secrète = 5 30 - circuit de détection 3 ; valeur de clé secrète = 7 - circuit de détection 4 ; valeur de clé secrète = 8 - circuit de détection 5 ; valeur de clé 35 secrète = 5 * fr 11 - circuit de détection 6 ; valeur de clé secrète = 4 - circuit de détection 7 ; valeur de clé secrète = 9 5 · - circuit de détection 8 ; valeur de clé secrète = 8

Ainsi, chaque dispositif générateur des circuits de détection produit en sortie un signal de réponse après reconnaissance du signal d'adresse ADR propre à chaque 10 circuit de détection, le type de chaque signal de réponse (signal de réponse normal REP ou signal de réponse déformé REPD) dépendant de la présence simultanée ou non aux entrées de chaque dispositif générateur des signaux DA et DS. La figure 4 représente à titre exemple la série de 15 signaux de réponse produits par les dispositifs générateurs des circuits de détection du cycle I à un instant quelconque t après mise en service du système. Ce premier cycle I de réponse montre que les circuits de détection 2, 3, 4 et 8 produisent par l'intermédiaire de 20 leurs dispositifs générateurs respectifs un signal de réponse normal ou non déformé REP. Ceci signifie que ces dispositifs générateurs ont reçu seulement sur leur première entrée le signal de reconnaissance d'adresse DA, le dispositif de comptage ayant seulement été incrémenté 25 par le signal de reconnaissance d'adresse DA sans constater l'égalité entre le nombre de signaux DA comptés et la valeur de la clé secrète associée à chaque circuit de détection. Par contre, les circuits de détection 5, 6 et 7 ont produit par l'intermédiaire de leurs dispositifs 30 générateurs respectifs des signaux de réponse déformés REPD, c'est-à-dire que les deux entrées de chacun de ces dispositifs générateurs ont reçu ensemble le signal de reconnaissance DA et le signal de commande DS, ce dernier ayant été émis dans la mesure où l'incrémentation par le 12 signal DA de chaque dispositif du comptage s'est traduite par le constat d'une égalité entre le nombre de signaux comptés DA avec la valeur programmée de la clé secrète.

L'unité centrale 100 du poste central 1 reçoit 5 et détecte, via les dispositifs 104, 105 et 106, chacun des signaux de réponse du premier cycle de réponse I et les adresse à des emplacements mémoire appropriés du registre mémoire 108 qui est incrémenté chaque fois qu'il reçoit à l'emplacement mémoire approprié un signal de 10 réponse. La mémoire 107 contient les valeurs des différentes clés d'adresse associées respectivement aux circuits de détection. L'unité centrale 100 est programmée pour vérifier à chaque signal de réponse détecté si la valeur contenue dans chacun des emplacements mémoire du 15 registre 108 est égale ou en rapport avec la valeur de la clé secrète mémorisée dans la mémoire 107, Plus précisément, en référence au cycle de réponse I de la figure 4, l'unité centrale 100 détecte le signal de réponse (non-déformé) du circuit de détection 2 et 20 incrémente le registre 108 à l'emplacement mémoire associé à ce circuit de détection. L'unité centrale 100 vérifie alors si la valeur contenue dans le registre 108 est égale à la valeur de la clé secrète du circuit de détection contenue dans la mémoire 107. De même, l'unité centrale 25 100 en recevant le signal de réponse (non-déformé) du circuit de détection 3 incrémente le registre 108 à un autre emplacement mémoire approprié et vérifie si la valeur contenue dans cet emplacement mémoire est égale à la valeur de la clé secrète du circuit de détection 3 i 30 contenue dans la mémoire 107. Ces phases d'incrémentation et de vérification s'effectuent également pour les signaux de réponse successivement reçus des circuits de détection 4 à 8.

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De plus, l'unité centrale 100 est agencée pour déterminer si chaque signal de réponse est un signal normal ou un signal déformé. Dans ces conditions, lorsqu'un signal de réponse normal ou non déformé est 5 détecté par l'unité centrale, celle-ci incrémenté le registre 108 et vérifie s'il y a égalité entre le contenu de la mémoire 107 avec le contenu du registre 108 comme mentionné précédemment. Lorsque l'unité centrale 100 détecte un signal de réponse déformé, elle vérifie si les 10 contenus du registre 108 et de la mémoire 107 sont égaux à la manière mentionnée précédemment et remet à zéro le contenu du registre 108 à l'emplacement mémoire approprié. L'unité centrale 100 interprète alors les résultats de la vérification entre les contenus du registre 108 et de la 15 mémoire 107 suivant la détection d'un signal normal ou non déformé et ce comme suit.

Lorsque le registre 108 est incrémenté au moment de la détection d'un signal de réponse normal REP et qu'aucune égalité n'est constatée entre le contenu du 20 registre 108 et de la mémoire 107, cette situation est assimilée à une réaction du repos du système. Eventuellement, cette situation provoque la décrémentation du registre mémoire 110 vers la situation du repos de celui-ci s'il se trouvait sur une certaine position due à 25 des phénomènes précédents. Dans le cas présent, une décrémentation n'a pas lieu puisque le contenu du registre 110 a été remis à zéro comme condition initiale mentionnée préalablement.

Lorsque le registre 108 a été incrémenté au 30 moment de la réception d'un signal de réponse normal REP et est constatée une égalité entre le contenu de ce registre avec le contenu de la mémoire 107, cette situation est assimilée à une situation de fraude, c'est-à-dire une situation dans laquelle un circuit de détection 35 pirate est connecté en parallèle avec l'un des circuits de

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14 détection d'origine sur la ligne de transmission. Une telle situation de fraude provoque une incrémentation du registre mémoire 109 et si la valeur contenue dans ce registre est incrémentée au bout de plusieurs cycles 5 successifs de réception des signaux de réponse jusqu'à atteindre une valeur prédéterminée, par exemple trois, un état de fraude est mémorisé dans le registre 109. Un signal d'alarme indiquant qu'il y a fraude sur un circuit de détection particulier est alors affiché au dispositif 10 afficheur 111.

Lorsque l'unité centrale 100 détecte de l'un des circuits de détection un signal de réponse déformé REPD et qu'elle constate l'égalité entre le contenu du registre 108 et le contenu de la mémoire 107 dans les emplacements 15 mémoire appropriés relatifs au circuit de détection, on se trouve dans une situation normale, c'est-à-dire qu'il n'y a eu aucune substitution de l'un des circuits de détection par un circuit de détection pirate. Le contenu du registre 108 à l'emplacement mémoire correspondant au circuit de 20 détection est alors remis à zéro à la détection du signal de réponse déformé pour une synchronisation avec le circuit de détection. Eventuellement, une décrémentation du registre mémoire 109 peut avoir lieu.

Afin de mieux faire comprendre les trois 25 situations essentielles exposées ci-dessus, un exemple peut être décrit en référence au capteur 3 dont les signaux de réponse sont représentés en figure 4. A l'instant t du premier cycle I de réception des signaux de réponse, le circuit de détection 3 délivre un signal de 30 réponse normal qui est pris en compte par l'unité centrale 100 pour incrémenter le registre 108 à l'emplacement mémoire approprié. L'unité centrale compare alors les contenus du registre 108 et de la mémoire 107 pour vérifier leur égalité. On supposera qu'une telle égalité 35 n'a pas été constatée et que l'on se trouve donc la · 15 t * * situation de repos mentionnée ci-dessus. A l'instant t+1 du cycle II suivant, le circuit de détection 3 émet de nouveau un signal de réponse normal que nous supposerons encore interprété par l'unité centrale comme une situation 5 de repos. Lorsqu'est reçu le cycle III des signaux de réponse, le signal de réponse du circuit de détection 3 est déformé. On supposera qu'à la détection de ce signal de réponse l'unité centrale 100 a constaté l'égalité entre les contenus du registre 108 et de la mémoire 107 et que 10 le registre 108 a été remis à zéro. On se trouve donc dans la situation normale mentionnée préalablement.

L'apparition de ce signal de réponse déformé permet donc au système selon l'invention de se synchroniser sur le circuit de détection 3. Ainsi, dans les conditions 15 normales de fonctionnement, c'est-à-dire lorsqu'aucune situation de fraude n'est constatée, l'unité centrale 100 détectera un signal de réponse déformé sept cycles après le cycle III, c'est-à-dire au cycle X, ce nombre étant égal à la valeur de la clé secrète associée au circuit de 20 détection 3 telle que définie préalablement. Bien entendu, si au cycle de réponse X un signal de réponse normal était émis du circuit de détection 3 à la place du signal de réponse déformé, on se trouverait alors face à une situation de fraude qui serait à confirmer au bout d'un 25 nombre de cycles de réception multiple (par exemple 3) du nombre 7, le cycle suivant des signaux de réponse où est reçu du circuit de détection 3 un signal de réponse déformé étant le cycle XVII. Evidemment, les signaux de réponse normaux émis entre le cycle III et le cycle X (ou 30 entre le cycle X et le cycle XVII) incrémentent le registre 108.

Les explications qui précèdent en référence au circuit de détection 3 s'appliquent également à chacun des signaux de réponse émis cycliquement par les autres 35 circuits de détection 2, 4 à 8, sinon que dans la 16 situation normale la réception par le poste central 1 de chacun des signaux de réponse déformés s'effectue à des nombres multiples de signaux de réponse selon la clé secrète propre aux circuits de détection.

5 On comprend que le procédé de transmission selon l'invention est basé sur un principe général qui consiste à déformer chaque signal de réponse de chacun des circuits de détection à un nombre prédéterminé de cycles de réception des signaux d'adresse, ce nombre étant égale à 10 la valeur de la clé secrète propre à chacun des circuits de détection ; à détecter au poste central de signaux de réponse consécutivement déformés de chaque circuit de détection et à vérifier ou contrôler si la détection des deux signaux de réponse déformés a effectivement lieu au 15 nombre prédéterminé de cycles de réception des signaux d'adresse.

A partir de ce principe, l'unité centrale 100 est à même de déterminer s'il y a eu fraude ou non sur au moins l'un des circuits de détection.

20 Selon un autre aspect de l'invention, lorsque l'unité centrale 100 détecte un signal de réponse déformé, par exemple le signal de réponse REPD3 du circuit de détection 3 émis tous les sept cycles, qu'elle ne constate pas l'égalité entre le contenu du registre 108 et de la 25 mémoire 107 et que cette situation se reproduit successivement un certain nombre de fois, par exemple trois, un signal d'alarme représentatif d'un défaut est émis par l'unité centrale à l'afficheur 111 pour afficher l'information défaut.

30 II est à noter que chaque fois qu'est constatée une réaction de défaut, due par exemple à une mauvaise synchronisation des signaux de réponse déformés avec la clé secrète, l'unité centrale 100 incrémente le registre mémoire 110 jusqu'à ce qu'il mémorise l'état de défaut “ considéré atteint au bout de trois réactions successives de défaut.

17 t *

La figure 5 représente l'organigramme de 5 fonctionnement de l'unité centrale du poste central 1 en vue de déterminer les situations mentionnées ci-dessus.

Cet organigramme est suffisamment explicite et n'a donc pas à être décrit plus en détail.

On a donc décrit un procédé et système de 10 surveillance de zones protégées par des circuits de détection et susceptibles de détecter et signaler des circuits de détection n’appartenant pas à l'installation initiale. Bien entendu, le système de l'invention permet également d'émettre un signal d'alarme en cas d'effraction 15 signalée par un capteur CA en position ouverte comme tout système classique. Enfin, si la liaison entre le poste central et les circuits de détection a été décrite comme étant une ligne bifilaire, il est bien entendu que d'autres supports de transmission peuvent être utilisés, 20 tels que par exemple une fibre optique ou une transmission par voie hertzienne.

Claims

1. Procédé de transmission de signaux, destinés notamment à la surveillance d'un ensemble de zones à protéger, entre un poste central et une pluralité de 5 circuits de détection reliés au poste central par l'intermédiaire d'un support de transmission, au moins un circuit de détection étant associé à chacune des zones ; du type consistant à émettre cycliquement sur le support de transmission vers les circuits de détection une série 10 de signaux codés d'identification, chacun identifiant un circuit de détection ; à recevoir cycliquement au poste central par le support de transmission une série de signaux de réponse des circuits de détection, un signal de , réponse étant reçu d'un circuit de détection lorsque 15 celui-ci a reconnu son propre signal d'identification ; à émettre un signal d'alarme lorsqu'un signal de réponse n'est pas reçu au poste central suite à une anomalie détectée par un circuit de détection ; caractérisé en ce qu'il consiste à déformer un signal de réponse de chacun 20 des circuits de détection (2-8) à un nombre prédéterminé de cycles de réception des signaux codés d'identification ; à détecter au poste central (1) deux signaux de réponse consécutivement déformés de chaque circuit de détection et à vérifier si la détection des deux signaux de réponse 25 déformés a effectivement lieu audit nombre prédéterminé de cycles de réception des signaux codés d'identification.

2. Procédé selon la revendication 1, caractérisé en ce qu'il consiste à déformer chaque signal de réponse précité sous l'influence d'une clé secrète associée à 30 chaque circuit de détection et ayant une valeur égale au nombre de cycles prédéterminé précité.

3. Procédé selon la revendication 1 ou 2, caractérisé en ce que les clés secrètes précitées associées respectivement aux circuits de détection -- ¥ 19 s » précités sont différentes les unes des autres de sorte que la déformation des signaux de réponse des circuits de * détection a lieu à des nombres prédéterminés de cycles de réception différents les uns des autres.

4. Procédé selon la revendication 1, caractérisé en ce qu'il consiste également à émettre un signal d'alarme représentatif d'une situation de fraude à l'un des circuits de détection lorsqu'au lieu de détecter un signal de réponse déformé au nombre précité de cycles est 10 détecté un signal de réponse non déformé.

5. Procédé selon l'une des revendications 1 à 3, caractérisé en ce qu'il consiste à émettre un signal représentatif d'un défaut de fonctionnement lorsque sont détectés deux signaux de réponse déformés d'un même 15 circuit de détection indépendamment du nombre précité de cycles de réception des signaux d'identification.

6. Système de transmission de signaux, destiné notamment à la surveillance d'un ensemble de zones à protéger, pour la mise en oeuvre du procédé tel que défini 20. l'une des revendications 1 à 5, et du type où chaque circuit de détection comprend un dispositif décodeur du signal d'identification propre auxdits circuits de détection et produisant un signal après chaque reconnaissance du signal d'identification, un dispositif 25 générateur recevant le signal de reconnaissance du dispositif décodeur et produisant un signal de réponse ; caractérisé en ce que chaque circuit de détection (2-8) comprend de plus un dispositif de comptage (202) du nombre de signaux de reconnaissance (DA2) du dispositif décodeur 30 (200) et délivrant un signal de commande (DS2) au dispositif générateur (201) pour déformer de façon prédéterminée le signal de réponse chaque fois que le nombre de signaux de reconnaissance comptés atteint un nombre prédéterminé et en ce que le poste central (1) 35 comprend une unité centrale (100) recevant les signaux de » 20 \ » réponse et reliée à un premier registre mémoire (108) mémorisant le nombre de signaux de réponse détectés de chaque circuit de détection à partir de chaque signal de réponse déformé reçu, et à une mémoire (107) dans laquelle 5 sont stockés lesdits nombres prédéterminés associés aux circuits de détection, ladite unité centrale effectuant la comparaison entre les contenus du registre mémoire (108) et de la mémoire (107) pour chaque circuit de détection après la détection de chaque signal de réponse.

7. Système selon la revendication 6, caractérisé , « en ce que le dispositif de comptage précité est programmé selon une clé secrète ayant une valeur en rapport au nombre prédéterminé.

8. Système selon la revendication 7, caractérisé 15 en ce que chaque circuit de détection précité a au moins sa propre clé secrète.

9. Système selon l'une des revendications 6 à 8, caractérisé en ce qu'il comprend également un deuxième registre mémoire (109) relié à l'unité centrale précitée 20 et mémorisant l'état de fraude de chacun des circuits de détection en situation de fraude, une fraude étant constatée suite à une détection d'un signal de réponse non déformé et égalité, lors de la comparaison précitée, de la valeur de la clé secrète en rapport avec le contenu du 25 premier registre mémoire (108).

10. Système selon la revendication 9, caractérisé en ce qu'il comprend un dispositif d'affichage (111) de la situation de fraude de chacun des circuits de détection précités lorsque l'état de fraude contenu dans 30 le deuxième registre mémoire (109) atteint une valeur prédéterminée.

11. Système selon l'une des revendications 6 à 10, caractérisé en ce qu'il comprend de plus un troisième registre mémoire (110) relié à l'unité centrale précitée 35 et mémorisant l'état de défaut de fonctionnement de chacun « J » * V » 21 des circuits de détection, un défaut étant constaté suite à la détection d'un signal de réponse déformé ou d'un signal en rapport avec celui-ci, et à la non égalité, lors de la comparaison précitée, de la valeur de la clé secrète 5 avec le contenu du premier registre mémoire (108) précité.

12. Système selon l'une des revendications 6 à 11, caractérisé en ce que le dispositif d'affichage (111) précité est adapté pour visualiser la situation de défaut de chacun des circuits de détection précités lorsque 10 l'état de défaut contenu dans le troisième registre mémoire (110) précité atteint une valeur prédéterminée.

13. Système selon l'une des revendications 6 à 12, caractérisé en ce que le dispositif de comptage précité est un dispositif diviseur.

14. Système selon l'une des revendications 6 à 13, caractérisé en ce que le dispositif décodeur (200), le dispositif diviseur (200) et le dispositif générateur (201) précités forment un transpondeur (TR) réalisé en un circuit intégré sur la puce duquel sont scellées les 20 différentes clés secrètes précitées.

15. Procédé en substance tel que décrit et représenté dans les dessins annexés.

16. Système en substance tel que décrit et représenté dans les dessins annexés. , i