KR980012949A

KR980012949A - Viterbi decoder memory control device

Info

Publication number: KR980012949A
Application number: KR1019960028167A
Authority: KR
Inventors: 주유상; 노예철; 박장현
Original assignee: 양승택; 한국전자통신연구원
Priority date: 1996-07-12
Filing date: 1996-07-12
Publication date: 1998-04-30
Also published as: KR100194643B1

Abstract

본 발명은 비터비 복호기의 메모리 제어장치에 관한 것으로서, 특히 상태메트릭스 메모리 초기화에 적당하도록 한 메모리 제어장치에 관한 것이다.The present invention relates to a memory control apparatus of a Viterbi decoder, and more particularly to a memory control apparatus adapted to initialize a state metric memory.

본 발명은 상태메트릭스 매모리(SM)에 직접 초기값을 저장하지 않고도 동일한 효과를 가질 수 있는 회로를 구현하고자 한다.The present invention seeks to implement a circuit that can have the same effect without storing initial values directly in the state metrics memory (SM).

상기의 목적 달성을 위하여 본 발명에 따른 비터비 복호기의 메모리 장치는 상태메트릭스 메모리(SM)에 직접 초기 값을 저장하는 별도의 과정을 수행하지 않고 바로 경로메트릭스 모듈(ACS)을 수행하는 비터비 복호기의 메모리 제어 장치를 제공하고자 한다.In order to achieve the above object, a memory device of a Viterbi decoder according to the present invention is a Viterbi decoder for performing a direct path metric module (ACS) without performing a separate process of directly storing an initial value in a state metric memory (SM) To provide a memory control apparatus of the present invention.

상기와 같이 구성된 본 발명은, 상태메트릭스 메모리(SM)의 초기화를 위하여 상태메트릭스 메모리(SM)에 직접 초기값을 저장하는 별도의 과정을 수행하지 않고도 동일한 효과를 가질 수 있는 비터비 복호기에서 메모리 제어장치를 구현할 수 있다는 것이다.The present invention having the above-described structure can be applied to a Viterbi decoder that can have the same effect without performing a separate process of directly storing an initial value in the state metric memory SM for initialization of the state metric memory SM, Device can be implemented.

Description

Memory controller of Viterbi decoder

첨부된 도면은 본 발명이 적용되는 상태메트릭스 메모리 초기화를 위한 메모리 제어장치의 블럭 구성도.BRIEF DESCRIPTION OF THE DRAWINGS The accompanying drawings are block diagrams of memory control apparatuses for initializing state metrics memory to which the present invention is applied.

* 도면의 주요 부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

(1) : 상태메트릭스 메모리 (2) : 제1멀티플렉서,(1): state metric memory (2): first multiplexer,

(3) : 제2멀티플렉서, (4) : 제1멀티플렉서 선택회로,(3): a second multiplexer, (4): a first multiplexer selection circuit,

(5) : 제2멀티플렉서 제어회로,(5): a second multiplexer control circuit,

본 발명은 비터비 복호기의 메모리 제어장치에 관한 것으로서, 특히, 상태메트릭스 메모리 초기화에 적당하도록 한 메모리 제어장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory control device of a Viterbi decoder, and more particularly to a memory control device adapted to initialize a state metric memory.

일반적으로 비터비 복호기는 오류복구 코드인 길쌈코드(Convolutional Code: 데이타를 쉬프트레지스터에 통과시킴으로써 형성할 수 있는 일종의 오류정정 코드이다)를 디코딩하는데 사용되어지며, 비교적 짧은 코드에 대해서도 거의 최적의 장치이다.In general, a Viterbi decoder is used to decode a convolutional code (which is a kind of error correction code that can be formed by passing data through a shift register), which is an error recovery code, and is almost an optimal device for a relatively short code .

종래의 통신 시스템에서 데이터의 전송은, 기상의 변화와 비선형 감쇄 그리고 간섭요인등으로 인한 통신채널 환경에 따른 비트오류 발생으로부터 데이터의 보호를 위하여 오류정정 가능한 부호화기로서 가장 최적화된 생성시퀀스(Generator Sequence)를 사용하는 길쌈부호화기와, 데이터의 신뢰성 있는 복호를 위하여 비터비 알고리즘을 이용한 복호기를 많이 사용하고 있다.The transmission of data in the conventional communication system is an error-correctable encoder for protecting data from a bit error due to a change of a meteorological condition, a non-linear attenuation and an interference factor, And a decoder using a Viterbi algorithm for reliable data decoding are widely used.

따라서 상기 데이터의 보호를 위하여 동기(Synchrontization: 데이터를 전송하는 방법으로써 연속되는 비트, 문자 상황(event)들 사이에는 항상 정해진 시간간격이 유지된다. 데이터 전송 종료시 마지막으로 전송되는 데이터를 따라 보내지는 클럭과 정보를 사용하여 동기화한다 동기 전송에서는 비동기처럼 시작비트로 데이터를 분리하지 않고, 시간상으로 분리하기 때문에 결과적으로 데이터 전송에 시간이 덜 소요된다. 신호를 기준으로 복호될 데이터들이 입력되고, 동기(Sync) 신호와 다음 동기(Sync) 신호 사이를 1프레임(frame)이라고 했을때, 송신측으로부터 받은 부호화된 데이터를 비터비 복호기는 한 프레임의 데이터를 처리하기 전에 매번 상태메트릭스 메모리(1)의 0번째 상태를 0으로 하고, 나머지 모든 상태간을 최대값으로 초기화하도륵 구성함으로써 복호기가 정확한 복호를 수행할 수 있도록 해준다.Therefore, in order to protect the data, synchronizing (a method of transmitting data) always maintains a predetermined time interval between consecutive bits and characters. When a data transmission is terminated, a clock Synchronization is performed using synchronous information. Asynchronous synchronous transmission does not separate data into start bits, but separates data in time, resulting in less time for data transmission. Data to be decoded is input based on a signal, Quot; frame ") and the next synchronization (Sync) signal is a frame, the Viterbi decoder outputs the coded data received from the transmission side to the 0 < th > By setting the state to 0 and initializing all the remaining states to the maximum value So that the decoder can perform accurate decoding.

복호기가 정확한 복호기능을 수행할 수 있도록 해주는 이유는 오류정정 부호기인 길쌈부호기(Convolution Encoder)는 항상 0 상태에서부터 부호화를 시작하기 때문이다.The reason why the decoder performs the correct decoding function is that the convolution encoder, which is an error correction encoder, always starts coding from the 0 state.

그러나 상기와 같이 상태메트릭스 메모리(1)를 초기화하지 않을 경우 구속장(constraint: 최적화 문제에서 변수와 관련된 등식이나 부등식)이 K인 비터비 복호기에서 첫번째 2^(k-1)인 상태값을 위한 경로메트릭스(Add Compare Select 모듈로도 일컬어지는데 그 기능은 격자도의 현 단계에서 각 상태에 연결된 가지메트릭스 값과 그 가지에 연결된 상태의 경로메트릭스를 더하여 그것을 비교한 후 작은 값을 선택하여 다음 단계의 새로운 경로메트릭스를 결정하는 것이다)을 수행시 부호화기의 특성상 0상태에서부터 경로메트릭스 모듈(ACS)이 가장 적어야 하나 오류발생으로 다른 상태로부터의 경로메트릭스 모듈(ACS) 값이 작은 경우 역추적(Trace Back)을 통한 복화과정에서 정확한 복호를 할 수 없다는 문제점이 있었다.However, if the state metric memory 1 is not initialized as described above, a path for a state value of the first 2 ^(k-1) in the Viterbi decoder having a constraint (equation or inequality related to the variable in the optimization problem ⁾ It is also known as the Add Compare Select module, which adds the path metrics that are connected to each branch and the branch metrics connected to each branch at the current stage of the grid, The path metrics module (ACS) should be the smallest from the 0 state due to the nature of the encoder when performing the path metric. However, if the path metric module (ACS) value from other states is small due to the error occurrence, There is a problem in that it is not possible to perform an accurate decoding in the course of the decoding through.

또한, 종래의 방법으로 상태메트릭스 메모리(SM)(1) 초기화를 할 경우 2^(k-1)개의 상태가 존재하므로 이를 위해서는 이 갯수만큼의 초기화를 위한 쓰기를 한 후 복호를 시작해야 하며 구속장(K)이 클수록 복호 성능이 좋으므로 고성능의 복호기 구현을 위해서는 큰 상태메트릭스 메모리(SM)(1) 사용이 필수적이다.Since there are 2 ^(k-1) states when initializing the state metrics memory (SM) (1) by the conventional method, it is necessary to start writing after initialization for the initialization of the number of (K) is larger, it is necessary to use a large state matrix memory (SM) (1) in order to implement a high-performance decoder.

그러나 구속장이 큰 복호기일수로 초기화하는데 많은 시간을 요하게 된다는 단점이 있었다.However, there is a disadvantage in that it takes a lot of time to initialize the constraint field with a large number of decoders.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여, 상태메트릭스 메모리(SM)(1)에 직접 초기값을 저장하지 않고도 동일한 효과를 가길 수 있는 회로를 구현하는데 그 목적이 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a circuit capable of achieving the same effect without storing an initial value directly in a state metric memory (SM)

상기와 같은 목적을 달성하기 위한 본 발명에 따른 비터비 복호기의 메모리 장치는, 상태메트릭스 메모리(SM)(1)에 직접 초기값을 저장하는 별도의 과정을 수행하지 않고 바로 경로메트릭스 모듈(ACS)을 수행할 수 있는 비터비 복호기의 메모리 제어장치를 제공함에 그 특징이 있다.According to an aspect of the present invention, there is provided a memory device for a Viterbi decoder, comprising: a path metric module (ACS) without directly performing a process of storing an initial value directly in a state metric memory (SM) The present invention provides a memory control device of a Viterbi decoder capable of performing a Viterbi decoder.

이하, 본 발명에 따른 비터비 복호기의 메모리 제어장치의 일실시예에 대하여 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, an embodiment of a memory controller for a Viterbi decoder according to the present invention will be described in detail with reference to the accompanying drawings.

먼저, 상태메트러스 메모리(SM)(1)는 복호 시작후 첫번째 2^(k-1)번의 경로메트릭스 모듈(ACS)을 수행하는데 읽기 메모리는 사용될 상태 메트릭스 메모리(SM)(1)이다.First, the state metrics memory (SM) 1 performs the first 2 ^(k-1) path metric modules (ACS) after the start of decoding, and the read memory is a state metric memory (SM)

첫번째 2^(k-1)개의 경로메트릭스 모듈(ACS)을 수행시 상태메트릭스 메모리(SM)(1) 값을 메모리로부터 읽어들이지 않고, 도면의 제1멀티플렉서(2)와 제2멀티플렉서(3) 그리고 제1멀티플렉서 제어회로(4), 제2멀티플렉서 제어회로(5)와 같은 제어회로를 구성하여 '접지(GND)' 또는 '전원(Vcc)' 을 상태메트릭스메모리(SM)(1) 값 대신 이용한다.The first multiplexer 2 and the second multiplexer 3 in the figure do not read the value of the state metric memory SM 1 from the memory when the first 2 ^(k-1) path metric modules ACS are executed, The first multiplexer control circuit 4 and the second multiplexer control circuit 5 constitute a control circuit to use the ground GND or the power Vcc instead of the value of the state metric memory SM 1 .

또한 제1멀티플렉서(2)와 제1멀티플렉서 제어회로(4)는 경로메트릭스 또듈(ACS) 수행시 상태메트릭스 메모리(SM)(1)의 주소가 0번지 일때 n비트의 '0'(최소값)을 출력하도록 하고, 나머지 상태메트릭스 메모리(SM) (1) 주소에서는 n비트의 '1'(최대값)을 선택하도록 한다. 그리고 제2멀티플렉서(3)와 제2멀티플렉서 제어회로(5)는 동기(Sync) 신호가 발생하면 제1멀티플렉서(2)의 출력값을 선택하도록 하며, 2^(k-1)번의 경로메트릭스 모듈(ACS) 과정이 끝난뒤 다음 동기(Sync) 신호가 발생될 때까지 상태메트릭스 메모리(SM)(1) 값을 선택하도록 해준다.Also, the first multiplexer 2 and the first multiplexer control circuit 4 may set '0' (minimum value) of n bits when the address of the state metric memory SM 1 is 0 address when performing the path metric module ACS And selects '1' (maximum value) of n bits in the address of the remaining state metric memory (SM) (1). And a second multiplexer 3 and the second multiplexer control circuit 5 synchronous (Sync) when the signal occurs, and to select the output of the first multiplexer (2), 2 ^(k-1) single path metrics module (ACS ) Process to select the value of the status metrics memory (SM) (1) until the next sync (Sync) signal is generated.

여기서, 제1멀티플렉서 제어회로(4)와 제2멀티플렉서 제어회로(5)의 제어회로 발생회로의 기능을 초대규모 집적회로(VHDL: Very Large Scale Integration)로 기술하였다.Here, the functions of the control circuit generation circuits of the first multiplexer control circuit 4 and the second multiplexer control circuit 5 are described as Very Large Scale Integration (VHDL).

제1멀티플렉서 제어회로(4)의 동작 기능은 읽기 상태메트릭스메모리(SM)(1)의 주소(address)가 0번지인 경우 접지(GND('0'))을 출력하고, 나머지 경우에는 항상 전원(VCC('I'))를 선택한다.The operation function of the first multiplexer control circuit 4 is to output the ground (GND ('0')) when the address of the read state metric memory (SM) 1 is address 0, (VCC ('I')).

따라서 제2멀티플렉서 제어회로(5)는 동기(Sync) 신호가 1이면 제1멀티플렉서(2)의 출력값을 입력으로 이 상태를 복호 시작후 2^(k-1)1번의 경로메트릭스모듈(ACS)이 끝날때까지 이 상태를 유지하고, 2^(k-1)번의 경로메트릭 스 모듈(ACS)이 끝났음을 알리는 프레임1 종료(framel-end는 복호 시작후 2^(k-1)번의 경로메트릭스 모듈(ACS)을 수행한 뒤 발생되는 신호)가 발생하면 다음 동기(Sync) 신호가 발생하기까지 상태 메트릭스 메모리(SM)(1)를 입력으로 선택한다.Therefore, if the sync signal is 1, the second multiplexer control circuit 5 receives the output value of the first multiplexer 2 and outputs this state to the path metric module ACS 2 ^(k-1) remain in this state until the end, and, 2 ^(k-1) single path metric bus module (ACS) has finished the informing frame first end (framel-end is 2 ^(k-1) times the path metrics module and the decoding start (ACS ) Is generated, the state metric memory SM (1) is selected as an input until a next synchronization signal is generated.

상기와 같이 구성된 본 발명은, 상태메트리스 메모리(SM)(1)의 초기화를 위하여 상태메트릭스 메모리(SM)(1)에 직접 초기 값을 저장하는 별도의 과정을 수행하지 않고도 동일한 효과를 가질 수 있는 비터비 복호기에서 메모리 제어장치를 구현할 수 있다는 것이다The present invention configured as described above can have the same effect without performing a separate process of directly storing an initial value in the state metric memory (SM) 1 for initializing the state metric memory (SM) 1 It is possible to implement a memory control device in a Viterbi decoder

Claims

A first multiplex tier 2 for receiving a ground (GND) and a power (Vc) signal for initializing a memory; a first multiplexer 2 A first multiplexer selection circuit 4 for selecting a power supply Vcc or a ground GND signal in accordance with the address of the read state matrix memory 1 in a signal input to the first multiplexer selection circuit 4, A second multiplexer 3 for receiving the selected output signal and the address output from the matrix memory 1 and a second multiplexer 3 for receiving either one of the signals input to the second multiplexer 3 according to a sync signal And a second multiplexer selection circuit (5) for selecting and outputting the output of the second multiplexer selection circuit (5).

The first multiplexer selection circuit 4 selects one of n bits '0' (minimum value) when the address of the state metric memory (SM) 1 is '0' during execution of the path metric module (ACS) , And selects to output '1' (maximum value) of n bits in the remaining address of the state metric memory (SM) (1).

The apparatus of claim 1, wherein the second multiplexer selection circuit selects an output value of the first multiplexer when a sync signal is generated, and after the second ^(k-1) path metric module (ACS) And selects a value of the state metric memory (SM) (1) until a next synchronization signal is generated.

Wherein the first multiplexer selection circuit selects and outputs a ground signal when the address of the read state metric memory (SM) (1) is address 0 and outputs it to the remaining state matrix memory (SM) (1) Address decoder selects a power signal and outputs the selected signal.

2. The method of claim 1, wherein the second multiplexer selection circuit selects and outputs the output value of the first multiplexer (2) as an input if the sync signal is 1 and outputs the selected output to the 2 ^(k-1) When frame 1 end (framel_end) is notified that the path metric module (ACS) 2 ^(k-1 ) has been completed while maintaining this state at the end of the matrix module (ACS) And selects a value of the state metric memory (1) as an input.

※ Note: It is disclosed by the contents of the first application.