KR980012940A - 고속 아날로그/디지탈 변환기 테스트 장치 및 방법 - Google Patents

Abstract

본 발명은 고속 ADC 테스트 장치 및 방법을 공개한다. 입력한 아날로그 신호를 샘플링 신호에 응답하여 디지탈 신호로 고속으로 변환하고, 변환된 디지탈 신호를 출력하는 ADC를 테스트하기 위한 그 장치는, 소정 주파수를 갖는 신호를 입력하여, 소정 주파수보다 높은 주파수를 갖는 신호로 변환하여 샘플링 신호로서 출력 하는 PLL과, 제1제어신호에 응답하여 ADC에서 변환된 디지탈 신호를 순차적으로 저장하는 저장수단과, 아날 로그 신호를 출력하고, 제2제어신호에 응답하여 입력되는 디지탈 신호를 부-샘플링하고, 분주된 샘플링 신호에 따라 ADC의 샘플링 클럭을 측정하여 ADC의 에러 및 각종 비율을 테스트하는 테스트 수단 및 테스트 수단으로부터 출력되는 신호 변환 시작신호에 응답하여 샘플링 신호를 ADC로 출력시키고, 제1 및 제2제어신호들을 발생하고, 샘플링 신호를 입력하여 분주하는 제어수단을 구비하는 것을 특징으로 하고, 실 속도에서 완전코드에 해당하는 선형성 에러, 오프셋 에러, 이득 에러 등을 측정하면서, SNR도 측정할 수 있는 효과가 있다.

Description

고속 아날로그/디지탈 변환기 테스트 장치 및 방법

본 발명은 고속으로 동작하는 아날로그/디지탈 변환기(ADC:Analogue to Digital Converter)에 관한 것으로서, 특히, 고속 ADC 테스트 장치 및 그 장치에서 수행하는 테스트 방법에 관한 것이다.

고속으로 동작하는 ADC 또는 디지탈/아날로그 변환기(DAC:Digital to Analogue Converter)를 테스트하는 상황은 저속으로 동작하는 DAC 또는 ADC를 테스트하는 상황과 다르다. 왜냐하면 약 10MHz 이하의 변환 속도를 갖는 중저속 DAC 또는 ADC는 일반적인 테스트 장비를 사용하여 테스트할 수 있지만, 예를 들면, 각종 아날로그 및 디지탈 회로가 하나의 칩으로 집적화되고, 변환 시간을 100MHz 이상으로 요구하는 하드 디스크 드라이브(HDD:Hard Disk Driver) 채널용 집적회로에 내장되어 있는 ADC를 일반 테스트 장비를 이용하여 테스트하는 것은 상당히 어려운 일이기 때문이다.

그러므로 고속으로 동작하는 ADC를 쉽게 테스트하기 위해서는, 값비싼 테스트 장비를 사용해야 하는 문제점이 있다. 게다가, 그러한 고가의 장비를 갖추었다 하더라도, ADC의 디지탈 출력 구동 능력을 키워야 하므로 전류를 많이 소모하게 되어 집적회로의 경쟁력이 저하되고, HDD 시스템의 요구하는 바에 부응하지 못하게 되는 문제점이 있다

따라서, 고속 ADC에서 출력되는 디지탈 신호를 테스트하기 위해서 종래에는 테스트용 DAC를 외부에 연결해서 사용했다. 그러나, 이러한 방법은 패드(PAD)의 커패시턴스등 여러가지 속도 제약이 따르는 문제점이 있다. 따라서, 이 테스트용 DAC를 통상 칩내부에 내장하게 되는데, 이 때, 테스트용 DAC 자체가 성능을 만족시키지 못하다면 ADC를 정확하게 평가할 수 없다. 만일, 테스트용 DAC의 성능이 만족스럽지 못하면, 설계를 다시 수정해야 하는 문제점이 있다

도 1은 고속으로 동작하는 ADC를 테스트하는 장치를 설명하기 위한 블럭도로서, 아날로그 사인파 신호를 발생하는 사인파 밭생기(12) 및 신호 대 잡음비를 계산하기 위한 왜곡 분석기(14)와 스펙트럼 분석기(16)로 구성되는 테스트부(10), 아날로그 사인파 신호를 입력하여 디지탈 신호로 변환하는 ADC(20), ADC(20)로부터 출력되는 디지탈 데이타를 소정수 N으로 나누어 DAC(22)로 출력하기 위한 1/N 제산부(24) 및 ADC(20) 및 DAC(22)의 샘플링 클럭을 발생하고, 테스트부(17)를 제어하기 위한 제어부(30)로 구성된다.

도 1에 도시된 장치의 동작은 Kluwer Academic Publishers에 의해 1994년에 "Integrated Analogue to Digital and Dlgital to Analogue Converters" 라는 제목으로 출판된 책의 3장, 93페이지에 세부적으로 설명되어 있다.

도 1에 도시된 장치에서, DAC의 샘플링 주파수가 고속이기 때문에 도 1에 도시된 장치를 이용하여 고속 ADC를 테스트하는 것은 어렵다. 그러므로, 이를 해결하기 위해 부-샘플링(sub-sampling)을 적용하는 방법이 있으며, 이 방법에서는 디지탈 신호를 아날로그 신호로 변환하여, 부-밴드 샘플을 적용해도 양자화 에러와 에러 성분이 기저대역으로 접혀져 내려오기 때문에 신호 대 잡음비(SNR:Signal to Noise Ratio)가 변하지 않는다. 그러나, 부-밴드 샘플링으로 테스트하는 방법은 다음과 같은 문제점들을 갖는다.

첫째, ADC의 샘플링 클럭을 100MHz 이상으로 구동해야 하는데, 샘플링 클럭럭 마저 집적회로로 입력시키기 어렵고, 둘째, ADC의 출력을 실시 간으로 모니터링할 수 있는 테스트 장비의 클럭 주파수가 50MHz를 넘지 못하기 때문에, 50MHz 이상의 데이타율로 데이타를 받기 어렵고, 셋째 테스트용 DAC의 성능 문제로서, 테스트용 DAC는 최소한 ADC보다도 해상도가 2비트 이상은 되야 하고, 4LSB 이하의 글리치(glitch)를 갖는 것이어야 하는데. 이것을 속도 문제로 칩안에 내장한다고 하더라도 테스트용 DAC 자체가 성능을 만족시키지 못하면, ADC를 정확하게 평가할 수 없는 문제점들이 있다.

또한, 부-샘플링을 한다면 SNR 평가와 같은 동적 테스트는 수행할 수 있지만, 실속도(real speed)에 따라 완전한 코드(full code)로부터 추출되는 선형 에러. 오프셋 에러, 이득 에러등을 평가할 수 없는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는, 실시간 동작을 통해 ADC를 정확하게 테스트 할 수 있는 고속 ADC 테스트 장치를 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기 본 발명에 의한 고속 ADC 테스트 장치에서 수행되는 테스트 방법을 제공하는데 있다.

제1도는 고속으로 동작하는 ADC를 테스트하는 장치를 설명하기 위한 블럭도이다.

제2도는 본 발명에 의한 고속 ADC 테스트 장치의 블록도이다

제3도는 도 2에서 수행되는 본 발명에 의한 고속 ADC 테스트 방법을 설명하기 위한 플로우차트이다

상기 과제를 이루기 위하여 본 발명에 의한 상기 목적을 달성하기 위해, 입력한 아날로그 신호를 샘플링 신호에 응답하여 디지탈 신호로 고속으로 변환하고, 변환된 디지탈 신호를 출력하는 아날로그/디지탈 변환기(ADC)를 테스트하기 위한 본 발명에 의한 고속 ADC 테스트 장치는, 소정 주파수를 갖는 신호를 입력하여, 상기 소정 주파수보다 높은 주파수를 갖는 신호로 변환하여 상기 샘플링 신호로서 출력하는 위상 동기 루프와. 제1제어신호에 응답하여 상기 ADC에서 변환된 상기 디지탈 신호를 순차적으로 저장하는 저장수단과, 상기 아날로그 신호를 출력하고, 제2제어신호에 응답하여 입력되는 디지탈 신호를 부-샘플링하고, 분주된 상기 샘플링 신호에 따라 상기 ADC의 샘플링 클럭을 측정하여 상기 ADC의 에러 및 각종 비율을 테스트하는 테스트 수단 및 상기 테스트 수단으로부터 출력되는 신호 변환 시작신호에 응답하여 상기 샘플링 신호를 상기 ADC로 출력시키고, 상기 제1 및 상기 제2제어신호들을 발생하고, 상기 샘플링 신호를 입력하여 분주하는 제어수단으로 구성됨이 바람직하다.

상기 다른 목적을 달성하기 위해 입력한 아날로그 신호를 샘플링 신호에 응답하여 디지탈 신호로 고속으로 변환하고, 변환된 디지탈 신호를 출력하는 아날로그/디지탈 변환기(ADC)를 테스트하기 위한 본 발명에 의한 고속 ADC 테스트 방떱은, 상기 ADC를 초기화하는 초기화 단계와, 상기 ADC에 상기 아날로그 신호를 인가하는 신호 인가 단계와. 소정 주파수를 갖는 신호로부터 상기 소정 주파수보다 높은 주파수를 갖는 상기 샘플링 신호를 생성하는 신호 생성 단계와, 상기 아날로그 신호를 디지탈 신호로 변환하는 신호 변환 단계와 변환된 상기 디지탈 신호를 저장하는 신호 저장 단계와, 상기 아날로그 신호가 상기 디지탈 신호로 완전히 변환되었는가를 판단하여 완전히 변환되지 않았으면 상기 신호 변환 단계로 진행하는 단계 및 상기 아날로그 신호가 상기 디지탈 신호로 완전히 변환되었으면, 계산한 상기 ADC의 샘플링 클럭과 상기 디지탈 신호로부터 상기 ADC의 선형성, 각종 에러들 또는 비율들을 측정하는 측정 단계로 이루어지는 것이 바람직하다.

이하, 본 발명에 의한 고속 ADC 테스트 장치의 구성 및 동작과 그 테스트 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.

도 2는 본 발명에 의한 고속 ADC 테스트 장치의 블록도로서, 단일 칩(40)으로 구현될 수 있는 제1제어신호(Cl)에 응답하여 ADC(46)에서 변환된 디지탈 신호를 순차적으로 저장하는 저장부(42), 소정 주파수를 갖는 신호(IN)를 입력하여, 소정 주파수보다 높은 주파수를 갖는 신호로 변환하여 샘플링 신호로서 출력하는 위상 동기 루프(PLL:Phase Locked Loop)(44), 입력한 아날로그 신호를 샘플링 신호에 응답하여 디지탈 신호로 고속으로 변환하고, 변환된 디지탈 신호를 출력하는 ADC(46) 및 테스트부(50)로부터 출력되는 신호 변환 시작신호에 응답하여 샘플링 신호를 ADC(46)로 출력시키고, 제1 및 제2제어신호들(Cl 및 C2)을 발생하고, 샘플링 신호를 입력하여 분주하는 제어부(48)와 아날로그 신호를 출력하고, 제2제어신호(C2)에 웅답하여 입력되는 디지탈 신호를 부-샘플링하고, 분주된 샘플링 신호에 따라 ADC(46)의 샘플링 클럭을 측정하여 ADC(46)의 에러 및 각종 특성을 테스트하는 테스트부(50)로 구성된다.

도 3은 도 2에서 수행되는 본 발명에 의한 고속 ADC 테스트 방법을 설명하기 위한 플로우차트로서, 아날로그 신호를 디지탈 신호로 변환하는 단계(제60∼제66단계)와, 변환된 디지탈 신호로부터 ADC의 각종 데이터를 측정하는 단계(제68∼72단계)로 이루어져 있다.

먼저, 도 2에 도시된 테스트부(50)는 ADC(46) 및 저장부(42)를 초기화 한다(제60단계). 제60단계후에, 테스트부(50)로부터 발생되는 아날로그 신호는 ADC(46)로 입력되며(제62단계). 제62단계후에, PLL(44)은 입력단자 IN을 통해 낮은 발진 주파수를 갖는 신호를 입력하여 ADC(46)의 샘플링 신호를 생성한다(제64단계).

제64단계후에, ADC(46)는 입력한 아날로그 신호를 디지탈 신호로 변환하기 시작하고(제66단계), 제어부(48)는 ADC(46)에서 변환된 디지탈 신호가 저장부(42)에 저장되도록(제68단계) 제1제어신호(Cl)를 발생한다. 저장부(42)는 제1제어신호에 응답하여 저장한 디지탈 신호를 테스트부(50)로 출력한다 여기서, 저장부(42)는 레지스터 혹은 SRAM으로 구현될 수 있으며, 100MHz 이상의 고속 ADC(46)는 일반적으로, 위성 통신 수신기의 전단(front-end), 흑은 HDD 시스템과 같은 일종의 통신용으로 많이 적용되므로, 6비트 정도의 해상도를 많이 사용하게 되는데, 해상도가 6비트이고, 전체 코드가 64개의 어드레스를 갖는다면 충분하기 때문에, 일반적인 레지스터를 사용해도 큰 면적을 자지하지 않게 된다. 물론, 메모리 셀을 적용 할 수도 있다.

제어부(48)는 ADC(46)가 아날로그 신호를 디지탈 신호로 완전히 변환시켰는가를 판단한다(제70단계). 디지탈 신호로 완전히 변환되지 않았으면, 계속해서 아날로그 신호를 디지탈 신호로 변환하고, 디지탈 신호로 완전히 변환되었으면, 다음과 같이, ADC(46)의 선형성, 에러들 또는 비율들을 측정한다(제72단계).

제72단계에서는 먼저, 제2제어신호(C2)를 발생하여, 테스트부(50)가 저장부(42)에 저장된 디지탈 신호를 입력하도록 한다. 이 때, 테스트부(50)는 제어부(48)로부터 출력되는 클럭에 응답하여 저장부(42)로부터 데이터를 낮은 속도로 가져온다 그러므로, 단일칩(40)에서 출력된 데이터가 데스트부(50)로 입력되는데 무리가 없게 되고, 테스트부(50)는 적분 비선형 에러(INL:Integral Non-Linear Error), 미분 비선형 에러(DNL:Diffrential Non Linearity Error), 이득 에러, 오프셋 에러 등을 측정할 수 있다.

한편, 제어부(48)는 PLL(44)로부터 샘플링 신호를 입력하여 ÷2, ÷4, ÷8, ÷16등으로 분주하고, 분주된 샘플링 신호를 테스트부(50)로 출력한다. 여기서, 제어부(48)가 샘플링 신호를 입력하여 분주하는 이유는 샘플링 신호가 고주파 성분이므로, ADC(46)에서 출력되는 디지탈 신호와 테스트부(50)로 입력되는 디지탈 신호와의 속도 한계 때문이다 예를 들어, 10MHz의 주파수를 갖는 신호를 입력단자 IN을 통해 입력하여, PLL(44)이 12MHz의 주파수를 갖는 샘플링 신호를 생성한다면, 60MHz, 30MHz, 15MHz, 7.5MHz 등으로 샘플링 신호의 주파수를 알 수 있을 것이고, 20MHz 이하의 주파수를 갖는 신호는 데스트부(50)에서도 측정할 수 있으므로, ADC(46)의 현재 샘플링 클럭을 사용자가 쉽게 알 수 있도록 하여 준다. 여기서 샘플링신호를 분주하는 인자는 정해져 있지 않고, 테스트부(50)의 테스트 속도에 따라 가변될 수 있다.

테스트부(50)는 분주된 샘플링 신호를 입력하여 ADC(46)의 샘플링 클럭을 계산하고, 저장부(42)로부터 입력한 디지탈 데이터를 부-샘플링하여 도 1 도시된 왜곡 분석기(14) 및 스펙트럼 분석기(16)에서 수행하는 작업을 함으로서, 동적 데스트인 ADC(46)의 SNR을 계산한다. 그러므로, 도 1에 도시된 DAC(22)에서 부-샘플링하는 효과와 동일한 결과를 얻을 수 있다.

여기서, SNR을 구하는 방법은 다음과 같다. 즉, 디지탈 데이터를 장비의 속도 한계까지 정해지는 속도로 부-샘플링한다. 예를 들면, 6비트 ADC(46)로부터 데이터가 60MHz의 데이터율로 출력되고, 테스트부(50)의 한계가 10MHz라면, ÷6하여 부-샘플링하면 디지탈 데이터는 64개의 완전히 변환된 디지탈 데이터중에서 1번지, 7번지, 13번지‥‥ 61번지의 데이터만 가져가면서 고속 푸리에 변환하여 SNR을 측정할 수 있다. 또한. 그 다음 데이터인 2번지, 8번지, 14번지‥‥62번지의 데이터를 고속 푸리에 변환하고, 그 다음 3번지, 9번지, 15번지, ‥‥63번지의 데이터를 처리할 수 있게 된다.

따라서, 부-샘플링율이 높으면 높을수록 비교적 정확한 통계를 낼 수 있다. 또한, 부-샘플링을 1/N 인자로 인해 데이타를 한번만 스위프(sweep)시켜도 N번 스위프한 결과값을 얻을 수 있으므로, 메모리 버퍼의 크기를 크게 증가시킬 필요가 없다.

이상에서 설명한 바와 같이, 본 발명에 의한 고속 ADC 테스트 장치 및 방법은 크기가 작은 일종의 메모리 버퍼로 구현되는 저장부를 사용하여 실속도에서 완전 코드에 해당하는 선형성 에러 오프셋 에러, 이득 에러 등을 측정하면서, SNR도 측정할 수 있는 효과가 있다.

Claims (6)

1. 입력한 아날로그 신호를 샘플링 신호에 응답하여 디지탈 신호로 고속으로 변환하고, 변환된 디지탈 신호를 출력하는 아날로그/디지탈 변환기(ADC)를 테스트하기 위한 고속 ADC 테스트 장치에 있어서, 소정 주파수를 갖는 신호를 입력하여 상기 소정 주파수보다 높은 주파수를 갖는 신호로 변환하여 상기 샘플링 신호로서 출력하는 위상 동기 루프 ; 제1제어신호에 응답하여 상기 ADC에서 변환된 상기 디지탈 신호를 순차적으로 저장하는 저장수단 ; 상기 아날로그 신호를 출력하고, 제2제어신호에 응답하여 입력되는 디지탈 신호를 부-샘플링하고, 분주된 상기 샘플링 신호에 따라 상기 ADC의 샘플링 클럭을 측정하여 상기 ADC의 에러 및 각종 비율을 테스트하는 테스트 수단 ; 및 상기 테스트 수단으로부터 출력되는 신호 변환 시작신호에 응답하며 상기 샘플링 신호를 상기 ADC로 출력시키고, 상기 제1 및 상기 제2제어신호들을 발생하고, 상기 샘플링 신호를 입력하여 분주하는 제어수단을 구비하는 것을 특징으로 하는 고속 ADC 테스트 장치.
2. 제1항에 있어서 상기 테스트 수단은 상기 디지탈 신호를 부-샘플링하여 상기 ADC의 신호 대 잡음비 또는 왜곡율을 측정하는 것을 특징으로 하는 고속 ADC 테스트 장치.
3. 제1항에 있어서, 상기 테스트 수단은 완전히 변환된 상기 디지탈 신호를 입력하여 선형 에러를 평가하는 것을 특징으로 하는 고속 ADC 테스트 장치.
4. 제1항에 있어서, 상기 고속 ADC 테스트 장치는 상기 주파수 합성용 위상 동기 루프, 상기 저장수단, 상기 제어수단 및 상기 ADC는 단일 칩내에 내장되는 것을 특징으로 하는 고속 ADC 테스트 장치.
5. 입력한 아날로그 신호를 샘플링 신호에 응답하여 디지탈 신호로 고속으로 변환하고, 변환된 디지탈 신호를 출력하는 아날로그/디지탈 변환기(ADC)를 테스트하기 위한 고속 ADC 테스트 방법에 있어서, 상기 ADC를 초기화하는 초기화 단계 ; 상기 ADC에 상기 아날로그 신호를 인가하는 신호 인가 단계 ; 소정 주파수를 갖는 신호로부터 상기 소정 주파수보다 높은 주파수를 갖는 상기 샘플링 신호를 생성하는 신호 생성 단계 ; 상기 아날로그 신호를 디지탈 신호로 변환하는 신호 변환 단계 ; 변환된 상기 디지탈 신호를 저장하는 신호 저장 단계 ; 상기 아날로그 신호가 상기 디지탈 신호로 완전히 변환되었는가를 판단하여 완전히 변환되지 않았으면 상기 신호 변환 단계로 진행하는 단계 ; 및 상기 아날로그 신호가 상기 디지탈 신호로 완전히 변환되었으면 계산한 상기 ADC의 샘플링 클럭과 상기 디지탈 신호로부터 상기 ADC의 선형성, 각종 에러들 또는 비율들을 측정하는 측정 단계를 구비하는 것을 특징으로 하는 고속 ADC 테스트 방법.
6. 제5항에 있어서, 상기 측정 단계는 상기 샘플링 신호를 분주하고, 분주된 상기 샘플링 신호로부터 상기 샘플링 클럭을 계산하는 것을 특징으로 하는 고속 ADC 테스트 방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.