KR980012454A - Pattern formation method of semiconductor memory device - Google Patents
Pattern formation method of semiconductor memory device Download PDFInfo
- Publication number
- KR980012454A KR980012454A KR1019960030177A KR19960030177A KR980012454A KR 980012454 A KR980012454 A KR 980012454A KR 1019960030177 A KR1019960030177 A KR 1019960030177A KR 19960030177 A KR19960030177 A KR 19960030177A KR 980012454 A KR980012454 A KR 980012454A
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- cell array
- memory device
- array portion
- semiconductor memory
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
반도체 메모리 장치의 패턴형성방법을 개시하고 있다. 이는, 셀어레이부와 주변회로부로 구분된 반도체 기판상에 포토레지스트를 이용한 패턴형성방법에 있어서, 상기 셀어레이부와 인접한 주변회로부 내에 메모리 장치의 동작에 영향을 주지 않는 더미 패턴을 더 형성하여 포토레지스트 열적 플로우시 셀어레이부 내의 패턴이 찌그러지는 것을 방지하는 것을 특징으로 한다. 따라서, 포토레지스트 열적 플로우시 발생되는 패턴 찌그러짐을 방지할 수 있으므로, 반도체 메모리 장치의 신뢰성을 증가시킨다.Discloses a pattern forming method of a semiconductor memory device. This is because, in the pattern formation method using the photoresist on the semiconductor substrate divided into the cell array portion and the peripheral circuit portion, a dummy pattern which does not affect the operation of the memory device is further formed in the peripheral circuit portion adjacent to the cell array portion, Thereby preventing the pattern in the cell array portion from being distorted during the resist thermal flow. Therefore, it is possible to prevent the pattern collapse caused by the thermal flow of the photoresist, thereby increasing the reliability of the semiconductor memory device.
Description
본 발명은 반도체 메모리 장치의 패턴형성방법에 관한 것으로, 특히 셀어레이부 가장자리 패턴의 찌그러짐을 방지할 수 있는 패턴형성방법에 관한 것이다.반도체 메모리 장치가 고집적화됨에 따라 하나의 칩에서 단위 셀이 차지하는 면적이 줄어들게 되고, 결과적으로 보다 작은 크기의 콘택을 필요로하게 되었다. 이를 실현하기 위해 포토레지스트가열적으로 플로우되는 성질을 사용하여 공정을 진행하고 있다.그러나, 포토레지스트의 벌크량이 많은 주변회로부와의 경계면에 해당하는 셀어레이부의 가장자리 패턴은 표면장력, 중력, 기판과의 마찰력 및 벌크 효과(bulk effect)에 의해 프로파일이 찌그러지는 현상이 발생하게 된다.도 1은 종래 기술에 따른 패턴형성방법을 설명하기 위하여 도시한 평면도 및 단면도로서, 셀어레이부 내에 패턴(10), 에컨대 콘택 패턴들이 형성되어 있으며, 셀어레이부 가장자리에 형성된 콘택 패턴(h1)이 찌그러져 있음을 볼 수 있다.이와 같이 찌그러진 콘택 패턴(h1)은 반도체 장치 동작에 있어서 불량의 요인으로 작용되고 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pattern forming method of a semiconductor memory device, and more particularly, to a pattern forming method capable of preventing the edge pattern of a cell array from being squashed. , Resulting in a need for smaller-sized contacts. However, the edge pattern of the cell array portion corresponding to the interface between the photoresist and the peripheral circuit portion having a large amount of bulk of the photoresist is a phenomenon in which the surface tension, gravity, 1 is a plan view and a cross-sectional view for explaining a pattern forming method according to the prior art, in which a pattern 10 is formed in a cell array portion, And the contact pattern h 1 formed at the edge of the cell array portion is distorted. The contact pattern h 1 thus crushed may cause a defect in the operation of the semiconductor device .
따라서, 본 발명은 상기와 같은 셀어레이부 가장자리 패턴의 찌그러짐을 방지할 수 있는 반도체 메모리 장치의 패턴형성방법을 제공하는 것을 그 목적으로 한다.SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a method of forming a pattern of a semiconductor memory device capable of preventing the edge pattern of the cell array portion from being distorted.
제1도는 종래 기술에 따른 패턴형성방법을 설명하기 위하여 도시한 평면도 및 단면도이다.제2도는 본 발명의 실시예에 따른 패턴형성방법을 설명하기 위해 도시한 평면도 및 단면도이다.FIG. 1 is a plan view and a cross-sectional view illustrating a conventional pattern forming method. FIG. 2 is a plan view and a cross-sectional view illustrating a pattern forming method according to an embodiment of the present invention.
상기 목적을 달성하기 위하여 본 발명은, 셀어레이부와 주변회로부로 구분된 반도체 기판 상에 포토레지스트를 이용한 패턴형성방법에 있어서, 상기 셀어레이부와 인접한 주변회로부 내에 메모리 장치의 동작에 영향을 주지 않는 더미 패턴을 더 형성하여 포토레지스트 열적 플로우시 셀어레이부 내의 패턴이 찌그러지는 것을 방지하는 것을 특징으로 하는 반도체 메모리 장치의 패턴형성방법을 제공한다.According to an aspect of the present invention, there is provided a method of forming a pattern using a photoresist on a semiconductor substrate divided into a cell array portion and a peripheral circuit portion, the method comprising: A dummy pattern is formed so as to prevent the pattern in the cell array portion from being distorted during the thermal flow of the photoresist.
여기에서, 상기 더미 패턴은 셀어레이부 내에 형성된 패턴과 동일한 피치(pitch)를 갖는 것이 바람직하다. 본 발명에 따르면, 포토레지스트 열적 플로우시 발생되는 패턴 찌그러짐을 방지할 수 있으므로, 반도체 메모리 장치의 신뢰성을 증가시킨다.이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.도 2는 본 발명의 실시예에 따른 패턴형성방법을 설명하기 위해 도시한 평면도 및 단면도이다.도 2를 참조하면, 셀어레이부 내에 패턴(50) 예컨대, 콘택 패턴들이 형성되어 있으며, 셀어레이부 바깥의 주변회로부에 임의의 패턴(60), 예를 들면 더미 콘택 패턴을 더 형성한다.Here, it is preferable that the dummy pattern has the same pitch as the pattern formed in the cell array portion. The present invention will now be described more fully hereinafter with reference to the accompanying drawings, in which exemplary embodiments of the invention are shown. 2, a pattern 50 (e.g., contact patterns) is formed in a cell array portion, and a plurality of patterns 50 are formed in the periphery of the cell array portion An arbitrary pattern 60, for example, a dummy contact pattern is further formed in the circuit portion.
여기에서, 상기 더미콘택 패턴(60)에 의해 표면장력, 중력, 기판과의 마찰력 및 벌크 효과(bulk effect)로 인해 찌그러진 패턴이 셀어레이부 내에 형성되는 것이 방지된다. 이때, 상기 더미콘택 패턴(60)은 반도체 메모리 장치의 전기적 특성에 영향을 주지 않도록 형성한다.Here, the dummy contact pattern 60 prevents a distorted pattern from being formed in the cell array portion due to surface tension, gravity, frictional force with the substrate, and bulk effect. At this time, the dummy contact pattern 60 is formed so as not to affect the electrical characteristics of the semiconductor memory device.
본 발명의 실시에에 따르면, 상기 더미 패턴은 셀어레이부에서와 동일한 피치(pitch)를 갖도록 형성될 수 있다.도 2를 참조하면, 도시된 바와 같은 더미 콘택 패턴(60)을 형성함에 따라, 셀 어레이부 가장자리 콘택 패턴(h2)은 찌그러짐이 방지되고, 셀어레이부를 벗어나 그 바깥에 형성된 더미 콘택 패턴(h3)이 찌그러져 있음을 알 수 있다.According to the embodiment of the present invention, the dummy pattern may be formed to have the same pitch as in the cell array portion. Referring to FIG. 2, by forming the dummy contact pattern 60 as shown, It can be seen that the cell array side edge contact pattern h 2 is prevented from being collapsed and the dummy contact pattern h 3 formed outside the cell array portion is collapsed.
상술한 바와 같이, 셀어레이부 외곽에 후속공정에서는 필요치 않은 임의의 패턴, 즉 더미 패턴을 형성함으로써, 포토레지스트 열적 플로우시 발생되는 패턴 찌그러짐을 방지할 수 있다. 따라서, 반도체 메모리 장치의 신뢰성을 증가시킨다.As described above, by forming an arbitrary pattern, that is, a dummy pattern, which is not needed in the subsequent process on the outer side of the cell array section, it is possible to prevent pattern distortion caused by the thermal flow of the photoresist. Thus, the reliability of the semiconductor memory device is increased.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960030177A KR980012454A (en) | 1996-07-24 | 1996-07-24 | Pattern formation method of semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960030177A KR980012454A (en) | 1996-07-24 | 1996-07-24 | Pattern formation method of semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR980012454A true KR980012454A (en) | 1998-04-30 |
Family
ID=66249719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960030177A KR980012454A (en) | 1996-07-24 | 1996-07-24 | Pattern formation method of semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR980012454A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399060B1 (en) * | 2001-06-30 | 2003-09-26 | 주식회사 하이닉스반도체 | Method for forming resist pattern to process semiconductor |
| KR20040007117A (en) * | 2002-07-16 | 2004-01-24 | 주식회사 하이닉스반도체 | Method for forming contact hole pattern of semiconductor device |
-
1996
- 1996-07-24 KR KR1019960030177A patent/KR980012454A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399060B1 (en) * | 2001-06-30 | 2003-09-26 | 주식회사 하이닉스반도체 | Method for forming resist pattern to process semiconductor |
| KR20040007117A (en) * | 2002-07-16 | 2004-01-24 | 주식회사 하이닉스반도체 | Method for forming contact hole pattern of semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6222270B1 (en) | Integrated circuit bonding pads including closed vias and closed conductive patterns | |
| US5844782A (en) | Printed wiring board and electronic device using same | |
| US6269742B1 (en) | Method and stencil for extruding material on a substrate | |
| US8026617B2 (en) | Contact layout structure | |
| KR950028585A (en) | How to Form Solder Bumps on IC Mounting Boards | |
| KR19990041456A (en) | Semiconductor memory device with pads efficiently arranged | |
| KR980012454A (en) | Pattern formation method of semiconductor memory device | |
| KR19980031762A (en) | Contact structure of out lead bonding pad and fan out of LOC panel | |
| JPH07335844A (en) | Semiconductor device | |
| KR980011944A (en) | A semiconductor chip structure in which a dummy pattern is formed | |
| KR100277250B1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2002016141A (en) | Design method and manufacturing method of semiconductor device | |
| KR100401141B1 (en) | Substrate for manufacturing semiconductor | |
| KR100232220B1 (en) | Pin display structure | |
| KR19980050146A (en) | Method of forming fine pattern of semiconductor device | |
| KR100433847B1 (en) | Method for forming of storagenode | |
| JP2001094000A (en) | Semiconductor device | |
| KR19980026846A (en) | Mask with dummy pattern | |
| KR19980050148A (en) | Capacitor Manufacturing Method of Semiconductor Device | |
| KR19980044787A (en) | Contact part notch prevention method in semiconductor device | |
| KR100649865B1 (en) | Substrate for manufacturing semiconductor package | |
| KR0165472B1 (en) | Method of forming contact hole of semiconductor device | |
| KR100196421B1 (en) | A semiconductor device and a method of fabricating the same | |
| KR100207483B1 (en) | Layout method for semiconductor devices | |
| KR101087185B1 (en) | Pattern structure for preventing static electricity |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |