KR980012438A - A semiconductor memory device having a dummy pattern - Google Patents
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Abstract
본 발명은 더미 패턴을 갖는 반도체 메모리 장치에 관해 게시한다. 본 발명은 메모리 셀 어레이들에 형성된 비트라인들을 감시하기 위한 다수개의 센스 증폭기들로 구성된다수개의 센스 증폭기 블럭들을 갖는 반도체 메모리 장치에 있어서, 상기 센스 증폭기 블럭들 내의 모든 센스 증폭기들의 균일한 패턴을 형성하기 위하여 각센스 증폭기 블럭들의 양 쪽 가장자리에 형성된 가장자리 센스증폭기들의 가장자리에 위치한 게이트전극들과 대칭되도록 센스 증폭기들간의 연결부에 속하면서 가장자리 센스 증폭기들의 측면에 형성된 더미 게이트전극들 및 상기 가장자리 센스 증폭기들에 연결된 비트라인들과 대칭되도록 상기 연결부에 속하면서 상기 더미 게이트전극들의 측면들에 형성된 더미 비트라인들을 구비함으로써 센스 증폭기들의 오동작이 방지되어 반도체 장치의 신뢰성이 향상된다. 특히 1기가비트급 이상의 반도체 메모리 장치의 제조시 본 발명의 효과는 더욱 크게 나타난다.The present invention relates to a semiconductor memory device having a dummy pattern. The present invention relates to a semiconductor memory device having a plurality of sense amplifier blocks composed of a plurality of sense amplifiers for monitoring bit lines formed in memory cell arrays, wherein a uniform pattern of all the sense amplifiers in the sense amplifier blocks is formed Dummy gate electrodes formed on the sides of the edge sense amplifiers and belonging to the connection portion between the sense amplifiers to be symmetrical with the gate electrodes located at the edges of the edge sense amplifiers formed on both edges of the respective sense amplifier blocks, And the dummy bit lines are formed on the side surfaces of the dummy gate electrodes so as to be symmetrical with the connected bit lines, thereby preventing erroneous operation of the sense amplifiers, thereby improving the reliability of the semiconductor device. Particularly, the effect of the present invention becomes more significant when manufacturing a semiconductor memory device of 1 gigabit class or higher.
Description
본 발명이 더미(Dummy) 패턴을 갖는 반도체 메모리 장치에 관한 것으로서, 특히 1기가(giga) 비트급 이상의 반도체 메모리 장치에서 더욱 큰 효과를 나타내는 더미 패턴을 갖는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having a dummy pattern and more particularly to a semiconductor memory device having a dummy pattern exhibiting a greater effect in a semiconductor memory device of a giga bit or more in bit size.
반도체 메모리 장치의 급속한 발달로 말미암아 메모리 집적도가 계속적으로 증가하고 있다. 머지않아 1기가 비트의 메모리 용량을 갖는 반도체 메모리 장치가 생산되어 컴퓨터에 이용될 것이다. 1기가 비트급 메모리 장치에서는 디자인 롤(Design Rule)이 0.18[um] 정도로 줄어들고 1뱅그(Bank)의 메모리 셀 어레이가 128메가 (Mega)비트 이상으로 대형화되면서 메모리 셀 어레이 영역 내의 센스 증폭기가 서브워드라인 드라이버(Sub Word line Driver, 이하 SWD라 약함)를 단위 메모리 셀 어레이 불록 즉 256[KBit]마다 배치하여 위드라인과 비트라인의 부하를 감소시켜서 활성화된 메모리 셀의 신호 처리 속도의 저하를 방지하고 메모리 셀들의 안정된 동작을 유도한다.Due to the rapid development of semiconductor memory devices, the degree of memory integration continues to increase. A semiconductor memory device having a memory capacity of 1 gigabyte will be produced and used in a computer. In a 1-gigabit class memory device, the design rule is reduced to about 0.18 [um] and the memory cell array of one bank is enlarged to over 128 megabits, so that the sense amplifier in the memory cell array region becomes a sub- A driver (Sub Word line Driver, hereinafter abbreviated as SWD) is arranged for every unit memory cell array block (256 KBits) to reduce the load on the bit line and the bit line, Thereby inducing stable operation of the cells.
도 1은 1기가 DRAM 반도체 장치의 1뱅크 중 128메가비트의 메모리 셀 어레이를 도시한 도면이다. 동도의 구조를 설명하면, 9개의 256[KBit]의 메모리 셀 어레이들(11)과, 상기 메모리 셀 어레이들(11)의 상하단에 배치된 센스 증폭기들(13)과, 상기 메모리 셀 어레이들(11)의 좌우측에 비치된 SWD들(15)과, 센스 증폭기들(13) 사이에 배치된 연결부(conjuntion)(17)와, 메모리 셀 어레이들(11)의 하단부에 배치된 칼럼 디코더(Column Decoder)(18) 및 메모리 셀 어레이들(11)의 우측에 배치된 로우 디코더(Row Decoder)(19)로 이루어져 있다.1 is a diagram showing a 128-megabit memory cell array in one bank of a 1-Gigabit DRAM semiconductor device. The memory cell arrays 11 and the sense amplifiers 13 arranged at the upper and lower ends of the memory cell arrays 11 and the memory cell arrays 11, A connection 17 disposed between the sense amplifiers 13 and SWDs 15 provided on the left and right sides of the memory cell arrays 11 and a column decoder 16 disposed at the lower end of the memory cell arrays 11, ) 18 and a row decoder 19 disposed on the right side of the memory cell arrays 11.
도 2의 종래의 센스 증폭기 블럭을 도시한 도면이다. 동도의 배치 상태를 살펴보면, 수직선상으로 형성된 다수개의 비트라인들(21)과 비트라인(21) 사이에 형성된 게이트전극(23) 및 상기 비트라인들(21)위에 형성된 다수개의 콘택(Contact)(25)들이 센스 증폭기 블럭에 배치되어 있다.2 is a block diagram showing a conventional sense amplifier block of FIG. 2. FIG. A plurality of bit lines 21 formed in a vertical line and a gate electrode 23 formed between the bit lines 21 and a plurality of contacts formed on the bit lines 21 25 are arranged in the sense amplifier block.
도 2에서 콘택(25)의 양 쪽에 게이트전극(23)이 형성되어 있어서 콘택(25)의 크기는 일정하게 된다. 그런데 센스 증폭기의 양 쪽 가장자리의 비트라인(21A) 위에 형성된 콘택(25a)은 한 쪽 측면에만 게이트전극(23A)이 형성되어있기 때문에 콘택들(25)의 제조 과정에서 양 쪽 가장자리의 콘택(25A)이 블럭 내부의 콘택들(25)보다 크게 형성되고 그로 인하여 상기 가장자리의 콘택(25A)의 저항이 작아져서 센스 증폭기에 흐르는 전류의 불균형이 발생하게 되어 센스 증폭기의 오동작을 유발하게 된다.In FIG. 2, the gate electrode 23 is formed on both sides of the contact 25, so that the size of the contact 25 becomes constant. Since the contact 25a formed on the bit line 21A on both sides of the sense amplifier has the gate electrode 23A formed on only one side thereof, the contact 25A at both edges in the process of manufacturing the contacts 25 Is formed to be larger than the contacts 25 in the block, the resistance of the contact 25A at the edge is reduced, which causes an unbalance of the current flowing through the sense amplifier, thereby causing malfunction of the sense amplifier.
특히, 1기가비트급 이상의 반도체 메모리 장치에서는 디자인 롤이 작아져서 미세한 패턴이 형성되므로 센스 증폭기 블럭의 양 쪽 가장자리의 센스 증폭기들의 비트라인들(21A)은 센스 증폭기 블럭의 내부에 형성된 센스 증폭기들의 비트라인들(21)과 크기에 있어서 밸런스가 틀려지게 된다. 이 때문에 양 쪽 가장자리의 비트라인들(21A)을 감지하는 센스 증폭기들은 오동작을 일으킬 수가 있다.Particularly, in the semiconductor memory device of 1 gigabit class or higher, since the design roll is small and a fine pattern is formed, the bit lines 21A of the sense amplifiers on both sides of the sense amplifier block are connected to the bit lines of the sense amplifiers formed in the sense amplifier block The balance between the size and the size of the teeth 21 becomes different. For this reason, the sense amplifiers sensing the bit lines 21A on both edges can cause malfunction.
상술한 바와 같이 종래의 기술에 따르면 1기가비트급 이상의 반도체 메모리 장치에서는 센스 증폭기 블럭의 양 쪽 가장자리에 있는 센스 증폭기의 비트라인쌍들은 센스 증폭기 블럭의 내부에 있는 센스 증폭기의 비트라인쌍들과 제조 과정에서 발생하는 크기의 차이로 인한 불균형으로 센스 증폭기 블럭의 양 쪽 가장자리에 위치한 센스증폭기들의 오동작이 발생할 수가 있다.As described above, according to the prior art, in the semiconductor memory device of 1 gigabit class or higher, the bit line pairs of the sense amplifiers on both sides of the sense amplifier block are connected to the bit line pairs of the sense amplifier inside the sense amplifier block, The erroneous operation of the sense amplifiers located at both edges of the sense amplifier block may occur due to the imbalance due to the difference in size occurring in the sense amplifier block.
본 발명이 이루고자 하는 기술적 과제는 가장자리에 위치한 센스 증폭기들의 오동작을 방지하기 위한 반도체 메모리 장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention provides a semiconductor memory device for preventing erroneous operation of sense amplifiers located at edges.
제1도는 1기가(giga) DRAM 반도체 장치의 1뱅크(Bank) 중 128메가비트의 메모리 셀 어레이를 도시한 도면.1 shows a memory cell array of 128 megabits in one bank of a 1 giga DRAM semiconductor device; Fig.
제2도는 종래의 센스 증폭기 블럭을 도시한 도면.Figure 2 shows a conventional sense amplifier block.
제3도는 본 발명에 따른 센스 증폭기 블럭을 도시한 도면.FIG. 3 shows a sense amplifier block according to the present invention; FIG.
상기 과제를 이루기 위하여 본 발명은, 메모리 셀 어레이들에 형성된 비트라인들을 감지하기 위한 다수개의 센스 증폭기들로 구성된 다수개의 센스 증폭기 블럭들을 갖는 반도체 메모리 장치에 있어서, 상기 센스 증폭기 블럭들 내의 모든 센스 증폭기드의 균일한 패턴을 형성하기 위하여 각 센스 증폭기 블럭들이 양 쪽 가장자리에 형성된 가장자리 센스 증폭기들의 가장자리에 위치한 게이트전극들과대칭되도록 센스 증폭기들간의 연결부에 속하면서 가장자리 센스 증폭기들의 측면에 형성된 더미 게이트전극들 및 상기 가장자리 센스 증폭기들에 연결된 비트라인들과 대칭되도록 상기 연결부에 속하면서 상기 더미 게이트전극들의 측면들에 형성된 더미 비트라인들을 구비하는 더미 패턴을 갖는 반도체 메모리 장치를 제공한다.According to an aspect of the present invention, there is provided a semiconductor memory device having a plurality of sense amplifier blocks each including a plurality of sense amplifiers for sensing bit lines formed in memory cell arrays, The dummy gate electrodes formed on the sides of the edge sense amplifiers are connected to the connection portions between the sense amplifiers so that each sense amplifier block is symmetrical with the gate electrodes positioned at the edges of the edge sense amplifiers formed on both edges in order to form a uniform pattern of the edge sense amplifiers. And dummy bit lines formed on the sides of the dummy gate electrodes, the dummy bit lines being included in the connection portion so as to be symmetrical with the bit lines connected to the edge sense amplifiers.
바람직하기는, 상기 더미 게이트전극들은 (1/2)Vdd에, 상기 더미 비트라인들은 전원 전압 또는 접지 전압에 연결한다. 또한 상기 더미 게이트전극들은 폴리실리콘으로 형성한다.Preferably, the dummy gate electrodes are connected to (1/2) Vdd, and the dummy bit lines are connected to a power supply voltage or a ground voltage. The dummy gate electrodes are formed of polysilicon.
상기 본 발명에 의하여 1기가비트급 이상의 반도체 메모리 장치의 증폭기 블럭들의 가장자리에 있는 센스 증폭기들의 오동작이 방지된다.According to the present invention, erroneous operation of the sense amplifiers at the edge of the amplifier blocks of the semiconductor memory device of 1 gigabit class or higher is prevented.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to examples.
도 3은 본 발명에 따른 센스 증폭기 블럭을 도시한 도면이다. 여기서 도 2와 동일한 기호는 동일한 소자를 나타낸다. 도 3에 도시된 센스 증폭기 블럭의 구조는, 수직선상으로 형성된 다수개의 비트라인들(21)과, 비트라인(21)과 비트라인(21) 사이에 형성된 게이트전극들(23)과, 상기 비트라인들(21) 위에 형성된 다수개의 콘택들(25)과, 양 쪽 가장자리의 비트라인의 측면으로서 연결부(41)에 형성된 더미 게이트전극들(33) 및 상기 더미 게이트전극들(33)의 측면으로서 연결부(41) 내에 형성된 더미 비트라인들(31)로 이루어져 있다. 상기 게이트전극은 폴리실리콘(Polysilicon)으로 형성한다.3 is a block diagram of a sense amplifier block according to the present invention. Here, the same symbols as in Fig. 2 represent the same elements. The structure of the sense amplifier block shown in FIG. 3 includes a plurality of bit lines 21 formed in a vertical line, gate electrodes 23 formed between the bit line 21 and the bit line 21, A plurality of contacts 25 formed on the lines 21 and dummy gate electrodes 33 formed on the connection portion 41 as the side of the bit line on both edges and the side surfaces of the dummy gate electrodes 33 And dummy bit lines 31 formed in the connection portion 41. The gate electrode is formed of polysilicon.
도 3에서 비어있는 연결부(41)를 이용하여 연결부941) 내에 더미 게이트전극들(33)과 더미 비트라인들(31)을 형성하게 되면 더미 게이트전극들(33)과 더미 비트라인들(31)을 위한 영역이 별도로 필요하지않게 되어 집적도는 현재대로 유지할 수 있다. 또한 제조 과정에서 센스 증폭기 블럭 내의 콘택들(25)은 그 위치에 관계없이 일정하게 형성될 뿐만 아니라 양 쪽 가장자리의 센스 증폭기들의 비트라인들(21A)도 내부 센스 증폭기들의 비트라인들(21)과 동일하게 제조되기 때문에 센스 증폭기 내의 전류는 크기가 동일하게 되어 양 쪽 가장자리에 있는 비트라인들(21A)을 감지하는 센스 증폭기들의 오동작을 방지할 수가 있다.If the dummy gate electrodes 33 and the dummy bit lines 31 are formed in the connection portion 941 by using the vacant connection portion 41 in FIG. 3, the dummy gate electrodes 33 and the dummy bit lines 31, So that the degree of integration can be maintained as it is. In addition, in the manufacturing process, the contacts 25 in the sense amplifier block are formed to be constant regardless of their positions, and the bit lines 21A of the sense amplifiers at both edges are also connected to the bit lines 21 of the internal sense amplifiers The currents in the sense amplifiers are equal in size so that malfunctions of the sense amplifiers sensing the bit lines 21A on both edges can be prevented.
상기 더미 게이트전극들(33)과 더미 비트라인들(31)은 플로우팅(floation)을 막기 위하여 더미 게이트전극들(33)은 (1/2)Vdd(VBL)에, 더미 비트라인들(31)은 전원전압 또는 접지전압에 연결된다. 상기 VBL은 전원전압의 절반에 해당하는 전압이다.The dummy gate electrodes 33 and the dummy bit lines 31 are connected to the dummy gate electrodes 33 at the (1/2) Vdd (V BL ) to prevent flooding, the dummy bit lines 31 are connected to a power supply voltage or a ground voltage. V BL is a voltage corresponding to half of the power supply voltage.
도 3의 구조는 집적도가 낮아서 디자인 룰이 큰 반도체 메모리 장치에서는 큰 효과가 없고, 집적도가 매우 높은 반도체 메모리 장치에서 큰 효과를 가져온다.The structure of FIG. 3 has a low degree of integration and is not so effective in a semiconductor memory device having a large design rule, and has a great effect in a semiconductor memory device having a very high degree of integration.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.It is obvious that the present invention is not limited to the above embodiments and that many modifications are possible within the technical scope of the present invention by those skilled in the art.
상술한 바와 같이 본 발명에 따르면 센스 증폭기들의 모든 비트라인쌍들과 모든 콘택들이 그 위치에 구분없이 동일하게 형성됨으로써 센스 증폭기들의 오동작이 방지되어 반도체 장치의 신뢰성이 향상된다. 특히 1기가비트급 이상의 반도체 메모리 장치의 제조시 본 발명의 효과는 더욱 크게 나타난다. 그 뿐만 아니라 더미 비트라인들과 더미 폴리게이트들을 위한 영역이 별도로 필요치 않아서 집적도는 현재대로 유지될 수가 있다.As described above, according to the present invention, since all the bit line pairs and all contacts of the sense amplifiers are equally formed at the positions thereof, erroneous operation of the sense amplifiers is prevented, thereby improving the reliability of the semiconductor device. Particularly, the effect of the present invention becomes more significant when manufacturing a semiconductor memory device of 1 gigabit class or higher. Not only that, but also the area for the dummy bit lines and the dummy polygate is not needed separately, so that the degree of integration can be maintained as it is.
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