본 발명은 게이트 구동 집적 회로의 구조에 관한 것으로서, 더욱 상세하게는, 다수 채널에 인가되는 온/오프의 구동 능력 편차를 개선하기 위해 금속 배선이 추가된 게이트 구동 집적 회로의 구조에 관한 것이다. 일반적으로 게이트 구동 집적 회로는 액정 패널에 인가되는 비디오 신호를 온/오프시키는 스위칭 신호를 출력하는 회로로서, 소스 구동 집적회로로부터 인가되는 데이타 신호가 화소에 전달될 수 있도록 길을 열어주는 역할을 한다. 액정 패널의 각 화소는 박막 트랜지스터의 온/오프를 통하여 테이터 신호를 인가받는데, 이러한 박막 트랜지스터의 온/오프는 게이트에 일정한 전압이 인가됨에 의하여 이루어진다. 게이트 구동 집적 회로의 역할은 이러한 박막 트랜지스터를을 한 라인씩 온/오프시키는 것이다. 이렇게 각각의 라인을 온/오프시키는 스위칭 신호는, 액정 패널에 형성되어 있는 박막 트랜지스터들의 각 라인에 일대일로 대응하고 게이트 구동 집적 회로에 형성되어 있는 게이트 채널을 통하여 출력된다. 이러한 게이트 구동 집적 회로는 각 라인에 대응하는 게이트 채널의 출력 값이 균일한 전류 구동 능력을 갖도록 해야 하는데, 특히, 다(多) 채널화로 변화되는 추세에서는 균일한 전류 구동 능력이 더욱 요구되고 있다. 왜냐하면, 이러한 일반적인 게이트 구동 집적 회로에서는 데이트 채널을 통하여 박막 트랜지스터에 인가되는 출력값을 시간 지연 또는 증폭시켜 주기 위해 집 내부 입력단과 출력단사이에 게이트 채널의 수와 대응하여 형성되어 있는 드라이버 버퍼(deriver buffer)가 게이트 채널을 따라 상하 또는 좌우 일렬로 배치되어 있기 때문에 채널의 수가 많을수록 온/오프 전원 공급 핀으로부터의 거리가 멀어지기 때문에 온/오프의 전류 구동 능력이 각 게이트 채널간에 편차가 발생한다. 여기서 드라이버 버퍼를 설명하면 다음과 같다. 제 1도에서 보는 바와 같이 일반적으로 쓰이는 드라이버 버퍼(D/B)의 구조는 시모스(CMOS)의 N형 트랜지스터와 P형 트랜지스터의 드레인 단자를 연결하여 출력 단자(Output)로 사용하고 두 개의 소스단자(S)를 이용하여 각각 온(VON) 또는 오프(VOFF) 전압을 인가받고 게이트 단자는 입력 단자 (Input)로 사용하고 있다. 이러한 드라이버 버퍼(D/B)에서는 구동 신호(Input)가 입력 단자를 통하여 인가되면 N형 트랜지스터 또는 P형 트랜지스터의 시모스가 온됨으로써 출력단자(Output)로 온(VON) 또는 오프(VOFF) 전압을 출력하게 된다. 여기서 출력 단자(Output)는 앞에서 설명한 게이트 채널과 연결되어 있으므로 온(VON) 또는 오프(VOFF) 전압은 게이트 채널을 통하여 액정 패널에 인가되고, 버퍼에 인가되는 온(VON) 또는 오프(VOFF) 전압은 온/오프 핀과 연결되어 있는 온/오프용 금속 배선을 통하여 이루어진다. 즉, 게이트 채널과 대응하는 각각의 드라이버 버퍼(D/B)에서는 각각에 대하여 인가되는 온 (VON) 또는 오프(VOFF) 전압을 입력 단자(Input)를 통하여 들어오는 구동 신호에 따라 선택하고 출력 단자(Output)를 통하여 온(VON) 또는 오프(VOFF) 전압을 게이트 채널로 출력하게 된다(제 2도 참조). 그러면, 첨부한 도면을 참고로 하여 종래의 게이트 구동 집적 회로의 온/오프 전원공급 구조에 대하여 더욱 상세하게 설명한다. 제 3도에 도시한 바와 같이, 종래의 게이트 구동 집적 회로에는 사각 모양의 기판(1)의 한쪽 가장자리에 256개의 게이트 채널(G1, G2, ....., G255, G256)이 일렬로 형성되어 있다. 각 게이트 채널(G1, G2, ....., G255, G256)은 각각의 게이트선에 스위칭 신호를 출력하는 경로이며 드라이버 버퍼(D/B) 출력 단자(Output)(제 1도 참조)와 각각 연결되어 있다. 게이트 채널(G1, G2, ....., G255, G256) 각각의 오프 전압을 전달하는 통로인 제 1 금속 배선(2)이 게이트 채널(G1, G2, ....., G255, G256)을 따라 형성되어 있다. 제 1 금속 배선(2)은 화살표 방향으로 드라이버 버퍼(D/B)의 두 소스 단자 중 하나의 소스 단자(S)(제 1도 참조)와 연결되어 있다. 게이트 채널(G1, G2, ....., G255, G256)반대쪽 가장자리의 끝에는 외부로부터 오프 전압을 인가 받는 오프 핀(3)이 형성되어 제 1 금속 배선(2)의 한쪽 끝과 연결되어 있다. 그리고 게이트 채널(G1, G2, ....., G255, G256) 각각에 온 전압을 전달하는 통로인 제 2 금속 배선(4)은 화살표 방향으로 드라이버 버퍼(D/B)의 두 소스 단자 중 나머지 소스 단자(S)(제 1도 참조)와 각각 연결되어 있으며 제 1금속 배선(2)과 평행하게 형성되어 있다. 한편 오프 핀(3)의 반대 쪽 끝에는 외부로부터 온 전압을 인가 받는 온 핀(5)이 형성되어 제 2 금속 배선(4)의 한쪽 끝과 연결되어 있다. 이러한 종래의 게이트 구동 집적 회로에서 온 또는 오프 핀(3, 5)을 통하여 인가된 온 또는 오프 전압은 제 1 또는 제 2 금속 배선(2, 4)을 따라 드라이버 버퍼(D/B)를 통하여 다수의 게이트 채널(G1, G2, ...., G255, G246)에 온 또는 오프의 스위칭 신호로 전달되고, 각각의 게이트 채널(G1, G2, ....., G255, G256)에 인가된 스위칭 신호는 대응하는 액정 패널의 각 게이트선에 전달된다. 그러나, 이러한 종래의 게이트 구동 집적 회로는 다 채널화될수록 칩크기(chip size)가 늘어나고 이에 따라 채널이 형성되어 있는 면의 금속 배선이 길어지게 되고, 이로 인하여 패널의 구동하기 위해 출력되는 온 전압 또는 오프 전압의 구동 능력은 채널 G256에 인가되는 온 전압 구동 능력보다 크고 오프 전압 구동 능력은 채널 G1 보다 채널 G256에 인가된 것이 더 작게 나타난다, 이와 같이 양끝의 채널 G1과 채널 G256 사이에 인가되는 온 또는 오프 전압 구동 능력의 차이가 큰 다수의 집적 회로를 하나의 패널에 직렬로 연결하는 경우, 두 집적 회로의 인접한 게이트 채널 사이에 구동 능력의 차이는 화상에서 칩 구동 영역이 구분되거나 화면 상하의 밝기 차이가 발견되는 문제점이 있다. 본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 각 게이트 채널간에 온 또는 오프 전압 구동 능력이 균일하게 인가되로록 설계하는데에 있다. 이러한 목적을 달성하기 위한 본 발명에 따른 게이트 구동 집적 회로는, 온 전압 또는 오프 전압 중 하나를 선택하여 액정 패널의 각 게이트선에 출력하는 다수의 선택 수단, 외부로부터 상기 온 전압을 전달받는 온 핀, 외부로부터 상기 오프 전압을 전달받는 오프 핀, 상기 온 핀으로부터 상기 온 전압이 전달되는 통로이고 각각의 상기 선택 수단에 이르는 상기 경로는 둘 이상이며, 상기 둘 이상으로 이루어진 각 경로들의 합은 각 선택 수단에 대하여 모두 동일한 온배선, 상기 오프 핀으로부터 상기 오프 전압이 전달되는 통로이고 각각의 상기 선택 수단에 이르는 상기 경로는 둘 이상이며, 상기 둘 이상으로 이루어진 각 경로들의 합은 각 선택 수단에 대하여 모두 동일한 온배선, 상기 오프 핀으로부터 상기 오프 전압이 전달되는 통로이고 각각의 상기 선택 수단에 이르는 상기 경로는 둘 이상이며, 상기 둘 이상으로 이루어진 각 경로들의 합은 각 선택 수단에 대하여 모두 동일한 오프 배선을 포함하고 있다. 이러한 목적을 달성하기 위한 본 발명에 따른 게이트 구동 직접회로의 구조는, 기판에 형성되어 있으며 외부로부터 온 전압을 전달받는 온 핀, 일 측단은 상기 온 핀과 연결되어 있고 둘 이상이 서로 평행하게 형성되어 있으며 상기 오프 핀으로부터 임의의 지점까지 상기 둘 이상으로 이루어진 경로의 합이 각각 동일하도록 양 끝 중 하나가 서로 교대로 연결되어 있는 온 배선, 상기 기판에 형성되어 있으며 외부로부터 오프 전압을 전달받는 오프 핀, 일 측단은 상기 오프 핀과 연결되어 있고 둘 이상의 서로 평행하게 형성되어 있으며 상기 오프 핀으로부터 임의의 지점까지 상기 둘 이상으로 이루어진 경로의 합이 각각 동일하도록 양 끝 중 하나가 서로 교대로 연결되어 있는 오프 배선, 각각에 대하여 상기 둘 이상에 대응하는 다수의 온 및 오프 전압 입력단이 상기 온 및 오프 배선과 연결되어 있으며 구동 신호에 따라 온 또는 오프 전압을 선택하여 하나의 출력 단자를 통하여 출력하는 다수의 선택 수단, 기판 위에 일렬로 형성되어 있으며 상기 선택 수단의 상기 출력 단자와 연결되어 액정 패널에 형성되어 있는 다수의 게이트선에 각각 상기 온 또는 오프 전압을 전달하는 다수의 게이트 채널을 포함하고 있다. 본 발명에 따른 이러한 게이트 집적 회로에서는 액정 패널의 게이트선을 온/오프시키는 온/오프 전압의 전달이 외부로부터 온/오프핀으로 전달되고, 온/오프 핀에서부터 각각의 드라이버 버퍼(D/B)소스 단자에까지는 각각의 경로의 합이 동일한 둘 또는 둘 이상의 온/오프 금속 배선을 통하여 드라이버 소스 단자에 전달되어 드라이버 버퍼(D/B)의 출력 단자를 통하여 각각의 게이트 채널에 전달된다. 결국, 온/오프 핀에서 게이트 채널까지 이르는 각각 경로의 합은 동일하므로 각각의 게이트 채널에 미치는 온/오프 구동 능력은 동일하게 된다. 그러면, 첨부한 도면을 참고로 하여 본 발명에 따른 게이트 구동 집적회로의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다. 제 4도는 본 발명의 실시예에 따른 게이트 구동 집적 회로의 온/오프 전압 공급 구조를 도시한 배치도이다. 제 4도에 도시한 바와 같이 본 발명의 실시예에 따른 게이트 구동 집적 회로에는 사각 모양의 기판(10) 한쪽 가장자리에 액정 패널의 각 게이트선에 스위칭 신호를 인가하기 위해 256개의 게이트 채널(G1, G2, ....., G255, G256)이 일렬로 형성되어 있다. 게이트 채널(G1, G2, ....., G255, G256) 각각에 오프 전압을 인가하기 위하여, 알루미늄으로 이루어져 있으며 서로 평행한 두 줄의 제 1 금속 배선(20)이 게이트 채널(G1, G2, ....., G255, G256)을 따라 형성되어 있다. 여기서 평행한 두 줄의 제 1 금속 배선(20)은, 게이트 채널(G1, G2, ....., G255, G256) 반대 쪽 가장자리에 형성되어 외부로부터 오프 전압을 인가 받는 오프 핀(30)과 연결되어 있으며 마지막 게이트 채널(G256)을 지나 서로 연결되어 있다. 여기서, 제 1 금속(20)과 게이트 채널(G1, G2, ....., G255, G256) 사이에는 제 1 도에 도시한 드라이버 버퍼(DB)가 형성되어 있다. 드라이버 버퍼(D/B)의 출력단자(Output)(제 1도 참조) 중 하나와 상하의 화살표 방향(↑↓)을 따라 이중으로 연결되어 있다. 여기서 제 5도를 참조하여 이중으로 전달되는 오프 전압(VOFF)에 대하여 더욱 자세하게 살펴보면, 제 2 도에서 도시한 각각의 드라이버 버퍼(D/B)는 다시 제 1 블럭(A)과 제 2 블럭(B)으로 분리되어 있다. 우선, 제 1 금속 배선(20)은 1차로 드라이버 버퍼(D/B)의 상부를 지나면서 화살표 방향(↓)으로 드라이버 버퍼(D/B)의 제 1 블럭(A)과 연결되어 있고, 다음, 2차로 화살표 방향(↑)으로 드라이버 버퍼(D/B)의 제 2 블럭(B)과 연결되어 있다. 여기서 두 번을 통하여 입력되는 오프 전압(VOFF1, VOFF2)은 제 1 블럭(A)과 제 2 블럭(B)을 지나 다시 하나의 출력 단자(Output)를 경유하여 대응하는 각각의 게이트 채널(G1, G2, …, G255, G256)로 입력된다. 이렇게 하나의 출력 단자(Output)를 통하여 출력되는 구동 능력은 제 1 블럭(A)과 제 2 블럭(B)을 구성하는 하나 또는 다수의 트랜지스터가 저항의 역할을 담당하므로 동일한 전압으로 출력하게 된다. 결과적으로 오프 핀(30)에서부터 각각의 게이트 채널(G1, G2, ....., G255, G256)까지 이루는 금속 배선(20)으로 이루어진 두 가지 오프 전압 인가 경로 길이의 합은 동일하다. 그러므로 이에 따라 가해지는 각각의 게이트 채널(G1, G2, ....., G255, G256)에 대한 두 경로로 입력되는 각각의 구동 능력은 합은 모두 동일하다. 그리고 게이트 채널(G1, G2, ....., G255, G256) 각각의 온 전압을 인가하기 위하여, 알루미늄으로 이루어져 있으며 제 1 금속배선과도 평행하며, 서로 평행한 두 줄의 제 2 금속 배선(40)이 게이트 채널(G1, G2, ....., G255, G256)을 따라 형성되어 있다. 여기서 평행한 두 줄의 제 2 금속 배선(40)은, 게이트 채널(G1, G2, ....., G255, G256) 반대 쪽 가장자리에 형성되어 외부로부터 온 전압을 인가 받는 온 핀(50)과 연결되어 있으며 처음의 케이트 채널(G1)을 지나 서로 연결되어 있다. 여기서, 제 2 금속 배선(40)과 게이트 채널(G1, G2, ....., G255, G256)을 사이에는 제 2도에 도시한 바와 같이 드라이버 버퍼(D/B)가 형성되어 있다. 드라이버 버퍼(D/B)의 출력 단자(Output)(제 2도 참조)는 게이트 채널(G1, G2, ....., G255, G256)과 연결되어 있으면 제 2 금속 배선(40)은 드라이버 버퍼(D/B)의 내부에 형성되어 있는 시모스 트랜지스터의 두 소스 단자(S)(제 1도 참조) 중 나머지 하나와 상하의 화살표 방향(↑↓)을 따라 이중으로 연결되어 있다. 즉, 제 2 금속 배선(40)은 각각의 게이트 채널(G1, G2, ....., G255, G256)을 따라 1차로 지나면서 화살표 방향(↓)으로 게이트 채널 수에 대응하는 각각 드라이버 버퍼(D/B)의 소스 단자(S)(제 1 도 참조)에 온 전압을 1차로 인가하도록 연결되어 있고, 다시 2차로 화살표 방향(↑)으로 게이트 채널수에 대응하는 각각 드라이버 버퍼(D/B)의 내부에 형성되어 있는 하나 또는 다수의 소스 단자(S)(제 1 도 참조)에 각각 온 전압을 인가하도록 연결되어 있다. 온 전압에 대한 상세한 설명은 앞에서 설명한 오프 전압의 경우와 동일하다. 이렇게 제 1 블럭(A)과 제 2 블럭(B)은 드라이버 버퍼(D/B)를 이루는 시모스 트랜지스터(제1도 참조)가 하나 또는 다수로 이루어질 수 있으며, 드라이버 버퍼(D/B) 또한 둘 이상의 블럭으로 분리하여 둘 이상의 배선으로 전달되는 온 또는 오프 전압을 하나의 출력 단자(Output)에 연결하여 대응하는 각각의 게이트 채널에 전달할 수 있다. 결과적으로 온 핀(50)에서부터 각각의 게이트 채널(G1, G2, ....., G255, G256)까지 이루는 제 2 금속 배선(40)으로 이루어진 두 가지 온 전압 인가 경로의 합은 동일하다. 그러므로 이에 따라 가해지는 각각의 게이트 채널(G1, G2, ....., G255, G256)에 대한 두 경로로 입력되는 가각의 구동 능력은 합은 동일하다. 따라서, 본 발명에 따른 게이트 구동 집적 회로는 둘 또는 둘 이상의 금속 배선을 추가하여 각각의 게이트 채널에 이르는 여러 가지 경로의 합을 동일하게 함으로써 모든 게이트 채널에 인가되는 온/오프 구동 능력의 편차를 줄일 수 있고, 구동 능력의 편자를 줄임으로 인하여 화면에서 발생하는 구동 영역의 구분선, 계조의 차이 또는 그늘이 지는 현상을 제거하는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a gate driving integrated circuit, and more particularly, to a structure of a gate driving integrated circuit to which a metal wiring is added to improve ON / OFF drivability variation applied to a plurality of channels. In general, a gate driving integrated circuit is a circuit that outputs a switching signal for turning on / off a video signal applied to a liquid crystal panel, and serves to open a path for transmitting a data signal applied from a source driving integrated circuit to a pixel . Each pixel of the liquid crystal panel receives a data signal through on / off of the thin film transistor. The on / off of the thin film transistor is performed by applying a constant voltage to the gate. The role of the gate drive integrated circuit is to turn these thin film transistors on / off line by line. The switching signal for turning on / off each line is output through a gate channel formed in the gate driving integrated circuit, corresponding to each line of the thin film transistors formed on the liquid crystal panel. In such a gate driving integrated circuit, an output value of a gate channel corresponding to each line must have a uniform current driving capability. Particularly, in a trend of changing to multi-channelization, a uniform current driving capability is further demanded. In this general gate driving integrated circuit, in order to delay or amplify the output value applied to the thin film transistor through the data channel, a driver buffer, which is formed in correspondence with the number of gate channels between the internal input terminal and the output terminal, Since the distance from the on / off power supply pin increases as the number of channels increases, the current drive capability of on / off varies between the respective gate channels. Here, the driver buffer will be described as follows. As shown in FIG. 1, the structure of a driver buffer (D / B) generally used is an output terminal connected to a drain terminal of a CMOS type N-type transistor and a P- (V ON ) or off (V OFF ) voltage is applied to the gate terminal S, respectively, and the gate terminal is used as an input terminal (Input). In this driver buffer D / B, when the drive signal Input is applied through the input terminal, the N-type transistor or the P-type transistor is turned on to turn on (V ON ) or off (V OFF ) And outputs a voltage. Here, since the output terminal is connected to the gate channel described above, the ON or OFF voltage is applied to the liquid crystal panel through the gate channel, and the ON (V ON ) or OFF ( OFF ) V OFF ) voltage is provided through on / off metal wiring connected to the ON / OFF pin. That is, a gate channel and a corresponding each of the driver buffer (D / B) in the selected and output according to the incoming driving signal through the on (V ON) and off (V OFF) input voltage terminal (Input) is applied to each (V ON ) or off (V OFF ) voltage to the gate channel through the output terminal (see FIG. 2). Hereinafter, the on / off power supply structure of the conventional gate driving integrated circuit will be described in more detail with reference to the accompanying drawings. 3, 256 gate channels (G1, G2, ....., G255, and G256) are formed in a line on one edge of a square substrate 1 in a conventional gate driving integrated circuit . Each of the gate channels G1, G2, ....., G255 and G256 is a path for outputting a switching signal to each gate line and is connected to a driver buffer (D / B) output terminal (see Figure 1) Respectively. G2, ....., G255, G256, ..., G256, which are the passages through which the off voltages of the gate channels G1, G2, ....., G255, As shown in Fig. The first metal wiring 2 is connected to the source terminal S (see FIG. 1) of one of the two source terminals of the driver buffer D / B in the direction of the arrow. An off-pin 3 is formed at the end of the opposite edge of the gate channel G1, G2, ....., G255, and G256 to receive an OFF voltage from the outside and is connected to one end of the first metal wiring 2 . The second metal wiring 4, which is a path through which the ON voltage is delivered to each of the gate channels G1, G2, ....., G255 and G256, is connected to the two source terminals of the driver buffer D / And are connected to the remaining source terminals S (see FIG. 1), respectively, and are formed in parallel with the first metal wiring 2. On the other hand, on the opposite end of the off-pin 3, an on-pin 5 for receiving a voltage from the outside is formed and connected to one end of the second metal wiring 4. The ON or OFF voltage applied through the ON or OFF pins 3 and 5 in the conventional gate driving integrated circuit is applied to the gate driver IC through a driver buffer D / B along the first or second metal wiring 2 or 4 G2, ..., G255, and G256, respectively, to the gate channels G1, G2, ..., G255, The switching signal is transmitted to each gate line of the corresponding liquid crystal panel. However, in such a conventional gate driving integrated circuit, the chip size is increased as the channel is made multi-channel, so that the metal wiring on the surface on which the channel is formed becomes long. As a result, Off voltage drive capability is greater than the on-voltage drive capability applied to the channel G256 and the off-voltage drive capability is less than that applied to the channel G256 than the channel G1. Thus, the ON or OFF applied voltage between the channel G1 and the channel G256 When a plurality of integrated circuits having a large difference in off-voltage driving capability are connected in series to one panel, the difference in driving capability between adjacent gate channels of the two integrated circuits is determined by dividing the chip driving region in the image, There is a problem to be found. SUMMARY OF THE INVENTION An object of the present invention is to solve the above problems, and to design a gate drive circuit capable of uniformly applying an ON or OFF voltage driving capability between gate channels. According to an aspect of the present invention, there is provided a gate driving integrated circuit comprising: a plurality of selection means for selecting one of a turn-on voltage and an turn-off voltage to output to each gate line of a liquid crystal panel; An on-pin receiving the off-voltage from the outside, a path through which the on-voltage is transmitted from the on-pin, and the paths leading to each of the selecting means are two or more, And a path through which the off-voltage is transmitted from the off-pin, wherein the path to each of the selection means is two or more, and the sum of the paths of the two or more paths is all The same ON wiring, a path through which the OFF voltage is transmitted from the OFF pin, And the route to the selection means is two or more, the sum of each of the paths of more than the two are of the same off-line both for each selecting means. According to an aspect of the present invention, there is provided a gate drive integrated circuit comprising: a plurality of on-pins formed on a substrate and receiving an on-voltage from the outside, one end connected to the on- And an on-line in which one of the two ends is alternately connected so that the sum of the two or more paths is equal to each other from the off-pin to an arbitrary point, an off-line formed in the substrate, One end of the pin is connected to the off-pin, two or more of the pins are formed in parallel with each other, and one of the two ends is alternately connected so that the sum of the two or more paths from the off- Off wiring, a plurality of on and off voltages corresponding to the two or more A plurality of selecting means connected to the on and off wirings for selecting an on or off voltage according to a driving signal and outputting the selected on / off voltage through one output terminal, And a plurality of gate channels connected to the plurality of gate lines formed on the liquid crystal panel to transmit the on or off voltage. In this gate integrated circuit according to the present invention, the on / off voltage for turning on / off the gate line of the liquid crystal panel is transferred from the outside to the on / off pin, and the driver buffer D / To the source terminal is transmitted to the driver source terminal via two or more on / off metal interconnection lines having the same sum of the respective paths, and is transmitted to each gate channel through the output terminal of the driver buffer D / B. As a result, since the sum of the paths from the on / off pin to the gate channel is the same, the ON / OFF driving capability of each gate channel is the same. Hereinafter, embodiments of a gate driving integrated circuit according to the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. FIG. 4 is a layout diagram showing an on / off voltage supply structure of a gate drive integrated circuit according to an embodiment of the present invention; FIG. As shown in FIG. 4, in the gate driving integrated circuit according to the embodiment of the present invention, 256 gate channels (G1 and G2) are provided to one edge of a rectangular substrate 10 to apply a switching signal to each gate line of the liquid crystal panel. G2, ....., G255, and G256 are formed in a row. In order to apply an off voltage to each of the gate channels G1, G2, ....., G255 and G256, two lines of first metal interconnection 20 made of aluminum and parallel to each other are connected to gate channels G1 and G2 , ....., G255, G256). The parallel two lines of the first metal interconnection 20 are formed on the opposite edge of the gate channel G1, G2, ....., G255, and G256, And are connected to each other through the last gate channel G256. The driver buffer DB shown in FIG. 1 is formed between the first metal 20 and the gate channels G1, G2, ....., G255, and G256. Is connected to one of the output terminals (Output) (see Fig. 1) of the driver buffer D / B in the direction of the arrows (↑ ↓) in the up and down direction. More specifically look at, each of the driver buffer shown in FIG. 2 for where the fifth-off voltage (V OFF) that is also referenced by passing double the (D / B) is again the first block (A) and the second block (B). First, the first metal wiring 20 is connected to the first block A of the driver buffer D / B in the arrow direction (↓) through the upper portion of the driver buffer D / B, , And is connected to the second block B of the driver buffer D / B by a second arrow (↑). Here, the OFF voltages V OFF1 and V OFF2 input through the second block A and the second block B are transmitted to the corresponding gate channels G1, G2, ..., G255, and G256. One or more transistors constituting the first block A and the second block B serve as resistors, and therefore, the driving capability output through one output terminal is output at the same voltage. As a result, the sum of the off-voltage application path lengths of the metal wiring 20 extending from the off-pin 30 to the respective gate channels G1, G2, ....., G255, and G256 is the same. Therefore, the sum of the driving capacities of the respective gate channels (G1, G2, ....., G255, and G256) applied to the two paths is the same. In order to apply the ON voltage of each of the gate channels G1, G2, ....., G255, and G256, two lines of the second metal wiring, which are made of aluminum and parallel to the first metal wiring, (40) are formed along the gate channels (G1, G2, ....., G255, G256). The parallel two lines of the second metal interconnection 40 are formed on the opposite edges of the gate channels G1, G2, ....., G255, and G256, And are connected to each other through the first gate channel G1. Here, a driver buffer D / B is formed between the second metal interconnection 40 and the gate channels G1, G2, ....., G255, and G256 as shown in FIG. When the output terminal Output (see FIG. 2) of the driver buffer D / B is connected to the gate channels G1, G2, ....., G255, and G256, Is connected to the other one of the two source terminals S (see FIG. 1) of the CMOS transistor formed inside the buffer D / B in the upward and downward directions (↑ ↓). That is, the second metal interconnection 40 passes through the respective gate buses (G1, G2, ....., G255, G256) (See Fig. 1) of the driver buffer D / B corresponding to the number of gate channels in the direction of the arrow < RTI ID = 0.0 > B to one or a plurality of source terminals S (see FIG. 1), respectively. The detailed description of the on voltage is the same as that of the off voltage described above. The first block A and the second block B may have one or a plurality of CMOS transistors (see FIG. 1) constituting the driver buffer D / B, and the driver buffer D / The ON or OFF voltage transmitted to two or more wirings may be connected to one output terminal and transmitted to each corresponding gate channel. As a result, the sum of the two ON voltage application paths made up of the second metal wirings 40 from the on-pin 50 to the respective gate channels G1, G2, ....., G255, G256 is the same. Therefore, the sum of the driving powers of the individual inputs to the two paths for each of the gate channels (G1, G2, ....., G255, and G256) applied accordingly is the same. Therefore, the gate drive integrated circuit according to the present invention adds two or more metal wirings to equalize the sum of various paths leading to the respective gate channels, thereby reducing the deviation of on / off driving ability applied to all gate channels And it is possible to eliminate the distinction of the dividing line, gradation or shade of the driving region generated in the screen due to reduction of the driving capability.