KR100218528B1 - Integrating circuit for gate driving - Google Patents
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Abstract
본 발명은 게이트 구동 집적 회로의 구조에 관한 것으로서, 더욱 상세하게는, 다수 채널에 인가되는 온/오프의 구동 능력 편차를 개선하기 위해 금속 배선이 추가된 게이트 구동 집적 회로의 구조에 관한 것이다. 온 전압 또는 오프 전압 중 하나를 선택하여 액정 패널의 각 게이트선에 출력하는 다수의 선택 수단과 외부로부터 온 전압을 전달받은 온 핀과 외부로부터 상기 오프 전압을 전달받는 오프 핀과 온 핀으로부터 온 전압이 전달되는 통로이고 각각의 선택 수단에 이르는 경로는 둘 이상이며, 둘 이상으로 이루어진 각 경로들의 합은 각 선택 수단에 대하여 모두 동일한 온 배선과 오프 핀으로부터 상기 오프 전압이 전달되는 통로이고 각각의 선택수단에 이르는 경로는 둘 이상이며, 둘 이상으로 이루어진 각 경로들의 합은 각 선택수단에 대하여 모두 동일한 오프 배선을 포함하고 있다. 따라서, 본 발명에 따른 게이트 구동 집적 회로는 둘 또는 둘 이상의 금속 배선을 추가하여 각각의 게이트 채널에 이르는 여러 가지 경로의 합을 동일하게 함으로써 모든 게이트 채널에 인가되는 온/오프 구동 능력의 편차를 줄일 수 있고, 구동 능력의 편차를 줄임으로 인하여 화면에서 발생하는 구동 영역의 구분선, 계조의 차이 또는 그늘이 지는 현상을 제거하는 효과가 있다.The present invention relates to a structure of a gate driving integrated circuit, and more particularly, to a structure of a gate driving integrated circuit in which metal wiring is added to improve the variation in driving capability of on / off applied to a plurality of channels. A plurality of selection means for selecting one of an on voltage or an off voltage to output to each gate line of the liquid crystal panel, an on pin receiving an on voltage from an external source, and an off pin receiving an off voltage from an external source and an on voltage from an on pin Is a passage through which the path leading to each of the selection means is two or more, and the sum of the paths consisting of two or more is a passage through which the off voltage is transmitted from the same on wiring and the off pin to each of the selection means, and each selection is made. There are two or more paths leading to the means, and the sum of each path consisting of two or more includes the same off wiring for each of the selection means. Accordingly, the gate driving integrated circuit according to the present invention reduces the on / off driving ability applied to all the gate channels by adding two or more metal wires to equalize the sum of various paths to each gate channel. By reducing the deviation of the driving capability, the dividing line, the gray level difference or the shade of the driving area generated on the screen may be removed.
Description
제1도는 일반적인 게이트 구동 집적 회로에 쓰이는 드라이버 버퍼의 회로도이고,1 is a circuit diagram of a driver buffer used in a general gate driving integrated circuit,
제2도는 제1도의 드라이버 버퍼를 이용한 게이트 드라이버의 블럭도이고,2 is a block diagram of a gate driver using the driver buffer of FIG.
제3도는 종래 기술에 따른 게이트 구동 집적 회로의 온/오프 전압공급 구조를 도시한 배치도이고,3 is a layout diagram illustrating an on / off voltage supply structure of a gate driving integrated circuit according to the prior art,
제4도는 본 발명의 실시예에 따른 게이트 구동 집적 회로의 온/오프 전압공급 구조를 도시한 배치도이고,4 is a layout view illustrating an on / off voltage supply structure of a gate driving integrated circuit according to an exemplary embodiment of the present invention.
제5도는 본 발명의 실시예에 따른 드라이버 버퍼를 상세하게 도시한 블럭도이다.5 is a detailed block diagram illustrating a driver buffer according to an exemplary embodiment of the present invention.
본 발명은 게이트 구동 집적 회로의 구조에 관한 것으로서, 더욱 상세하게는, 다수 채널에 인가되는 온/오프의 구동 능력 편차를 개선하기 위해 금속 배선이 추가된 게이트 구동 집적 회로의 구조에 관한 것이다.The present invention relates to a structure of a gate driving integrated circuit, and more particularly, to a structure of a gate driving integrated circuit in which metal wiring is added to improve the variation in driving capability of on / off applied to a plurality of channels.
일반적으로 게이트 구동 집적 회로는 액정 패널에 인가되는 비디오 신호를 온/오프시키는 스위칭 신호를 출력하는 회로로서, 소스 구동 집적 회로로부터 인가되는 데이트 신호가 화소에 전달될 수 있도록 길을 열어 주는 역할을 한다.In general, a gate driving integrated circuit outputs a switching signal for turning on / off a video signal applied to a liquid crystal panel. The gate driving integrated circuit opens a path for transmitting a data signal applied from a source driving integrated circuit to a pixel. .
액정 패널의 각 화소는 박막 트랜지스터의 온/오프를 통하여 데이터 신호를 인가받는데, 이러한 박막 트랜지스터의 온/오프는 게이트에 일정한 전압이 인가됨에 의하여 이루어진다. 게이트 구동 집적 회로의 역할은 이러한 박막 트랜지스터들을 한 라인씩 온/오프시키는 것이다. 이렇게 각각의 라인을 온/오프시키는 스위칭 신호는, 액정 패널에 형성되어 있는 박막 트랜지스터들의 각 라인에 일대일로 대응하고 게이트 구동 집적 회로에 형성되어 있는 게이트 채널을 통하여 출력된다.Each pixel of the liquid crystal panel receives a data signal through on / off of the thin film transistor, and the on / off of the thin film transistor is performed by applying a constant voltage to the gate. The role of the gate driving integrated circuit is to turn these thin film transistors on and off line by line. The switching signal for turning on / off each line is output through the gate channel formed in the gate driving integrated circuit in one-to-one correspondence with each line of the thin film transistors formed in the liquid crystal panel.
이러한 게이트 구동 집적 회로는 각 라인에 대응하는 게이트 채널의 출력 값이 균일한 전류 구동 능력을 갖도록 해야 하는데, 특히, 다(多) 채널화로 변화되는 추세에서는 균일한 전류 구동 능력이 더욱 요구되고 있다.Such a gate driving integrated circuit should have a uniform current driving capability of the output value of the gate channel corresponding to each line. In particular, in the trend of changing to multi-channelization, a uniform current driving capability is further required.
왜냐하면, 이러한 일반적인 게이트 구동 집적 회로에서는 게이트 채널을 통하여 박막 트랜지스터에 인가되는 출력값을 시간 지연 또는 증폭시켜 주기 위해 칩 내부 입력단과 출력단사이에 게이트 채널의 수와 대응하여 형성되어 있는 드라이버 버퍼(deriver buffer)가 게이트 채널을 따라 상하 또는 좌우 일렬로 배치되어 있기 때문에 채널의 수가 많을수록 온/오프 전원 공급 핀으로부터의 거리가 멀어지기 때문에 온/오프의 전류 구동 능력이 각 게이트 채널간에 편차가 발생한다.In this general gate driver integrated circuit, a driver buffer is formed corresponding to the number of gate channels between an input terminal and an output terminal inside a chip to time-delay or amplify an output value applied to a thin film transistor through a gate channel. Are arranged along the gate channel in up, down, left, and right rows, so that the greater the number of channels, the farther the distance from the on / off power supply pin is. Thus, the on / off current driving capability varies between the gate channels.
여기서 드라이버 버퍼를 설명하면 다음과 같다.The driver buffer is described as follows.
제1도에서 보는 바와 같이 일반적으로 쓰이는 드라이버 버퍼(D/B)의 구조는 시모스(CMOS)의 N형 트랜지스터와 P형 트랜지스터의 드레인 단자를 연결하여 출력단자(Output)로 사용하고 두 개의 소스 단자(S)를 이용하여 각각 온(VON) 또는 오프(VOFF) 전압을 인가받고 게이트 단자는 입력 단자(Input)로 사용하고 있다.As shown in FIG. 1, a commonly used structure of a driver buffer (D / B) is used as an output terminal by connecting a drain terminal of a CMOS transistor with an N-type transistor and a P-type transistor. The on (VON) or off (VOFF) voltage is applied using (S), and the gate terminal is used as an input terminal (Input).
이러한 드라이버 버퍼(D/B)에서는 구동 신호(Input)가 입력 단자를 통하여 인가되면 N형 트랜지스터 또는 P형 트랜지스터의 시모스가 온됨으로써 출력단자(Output)로 온(VON) 또는 오프(VOFF) 전압을 출력하게 된다. 여기서 출력단자(Output)는 앞에서 설명한 게이트 채널과 연결되어 있으므로 온(VON)과 오프(VOFF) 전압은 게이트 채널을 통하여 액정 패널에 인가되고, 버퍼에 인가되는 온(VON)과 오프(VOFF) 전압은 온/오프 핀과 연결되어 있는 온/오프용 금속 배선을 통하여 이루어진다.In the driver buffer D / B, when the driving signal is applied through the input terminal, the CMOS transistor of the N-type transistor or the P-type transistor is turned on, thereby turning on (V ON ) or off (V OFF ) the output terminal (Output). Output voltage. In this case, since the output terminal is connected to the gate channel described above, the on (V ON ) and off (V OFF ) voltages are applied to the liquid crystal panel through the gate channel, and the on (V ON ) and off ( V OFF ) voltage is made via the metal wiring for the on / off connection to the on / off pin.
즉, 게이트 채널과 대응하는 각각의 드라이버 버퍼(D/B)에서는 각각에 대하여 인가되는 온(VON) 또는 오프(VOFF) 전압을 입력 단자(Input)를 통하여 들어오는 구동 신호에 따라 선택하고 출력단자(Output)를 통하여 온(VON) 또는 오프(VOFF) 전압을 게이트 채널로 출력하게 된다(제2도 참조).That is, in each driver buffer (D / B) corresponding to the gate channel, the ON (V ON ) or OFF (V OFF ) voltage applied to each is selected according to the driving signal coming through the input terminal (Input) and outputted. The on (V ON ) or off (V OFF ) voltage is output to the gate channel through the terminal (see FIG. 2).
그러면, 첨부한 도면을 참고로 하여 종래의 게이트 구동 집적 회로의 온/오프 전원공급 구조에 대하여 더욱 상세하게 설명한다.Next, the on / off power supply structure of the conventional gate driving integrated circuit will be described in more detail with reference to the accompanying drawings.
제3도에 도시한 바와 같이, 종래의 게이트 구동 집적 회로에는 사각 모양의 기판(1)의 한쪽 가장자리에 256개의 게이트 채널(G1, G2, ……, G255, G256)이 일렬로 형성되어 있다.As shown in FIG. 3, in the conventional gate drive integrated circuit, 256 gate channels G1, G2, ..., G255, G256 are formed in one line on one edge of the square substrate 1.
각 게이트 채널(G1, G2, ……, G255, G256)은 각각의 게이트선에 스위칭 신호를 출력하는 경로이며 드라이버 버퍼(D/B) 출력단자(Output)(제1도 참조)와 각각 연결되어 있다.Each gate channel G1, G2, ..., G255, G256 is a path for outputting a switching signal to each gate line and is connected to the driver buffer (D / B) output terminal (see FIG. 1), respectively. have.
게이트 채널(G1, G2, ……, G255, G256) 각각에 오프 전압을 전달하는 통로인 제1금속 배선(2)이 게이트 채널(G1, G2, ……, G255, G256)을 따라 형성되어 있다. 제1 금속배선(2)은 화살표 방향으로 드라이버 버퍼(D/B)의 두 소스 단자중 하나의 소스 단자(S)(제1도 참조)와 연결되어 있다. 게이트 채널(G1, G2, ……, G255, G256) 반대 쪽 가장자리의 끝에는 외부로부터 오프 전압을 인가받는 오프 핀(3)이 형성되어 제1 금속 배선(2)의 한쪽 끝과 연결되어 있다.The first metal wiring 2, which is a passage for transmitting an off voltage to each of the gate channels G1, G2, ..., G255, G256, is formed along the gate channels G1, G2, ..., G255, G256. . The first metal wire 2 is connected to one source terminal S (see FIG. 1) of two source terminals of the driver buffer D / B in the direction of the arrow. At the ends of the edges opposite to the gate channels G1, G2, ..., G255, G256, an off pin 3 is applied to receive an off voltage from the outside, and is connected to one end of the first metal wiring 2.
그리고 게이트 채널(G1, G2, ……, G255, G256) 각각에 온 전압을 전달하는 통로인 제2 금속 배선(4)은 화살표 방향으로 드라이버 버퍼(D/B)의 두 소스 단자중 나머지 소스 단자(S)(제1도 참조)와 각각 연결되어 있으며 제1금속 배선(2)과 평행하게 형성되어 있다. 한편 오프 핀(3)의 반대 쪽 끝에는 외부로부터 온 전압을 인가받는 온 핀(5)이 형성되어 제2 금속 배선(4)의 한쪽 끝과 연결되어 있다.The second metal wire 4, which is a passage for transmitting an on voltage to each of the gate channels G1, G2,..., G255, and G256, has the remaining source terminal of the two source terminals of the driver buffer D / B in the direction of the arrow. It is connected to (S) (refer FIG. 1), respectively, and is formed in parallel with the 1st metal wiring 2. As shown in FIG. On the other hand, on the opposite end of the off pin (3) is formed an on pin (5) for receiving an on voltage from the outside is connected to one end of the second metal wiring (4).
이러한 종래의 게이트 구동 집적 회로에서 온 또는 오프 핀(3, 5)을 통하여 인가된 온 또는 오프 전압은 제1 또는 제2 금속 배선(2, 4)을 따라 드라이버 버퍼(D/B)를 통하여 다수의 게이트 채널(G1, G2, ……, G255, G256)에 온 또는 오프의 스위칭 신호로 전달되고, 각각의 게이트 채널(G1, G2, ……, G255, G256)에 인가된 스위칭 신호는 대응하는 액정 패널의 각 게이트선에 전달된다.In such a conventional gate driving integrated circuit, the on or off voltage applied through the on or off pins 3 and 5 is plural through the driver buffers D / B along the first or second metal wires 2 and 4. Are transmitted as on or off switching signals to the gate channels G1, G2, ..., G255, G256, and the switching signals applied to the respective gate channels G1, G2, ..., G255, G256 correspond to the corresponding signals. It is transmitted to each gate line of the liquid crystal panel.
그러나, 이러한 종래의 게이트 구동 집적 회로는 다 채널화될수록 칩 크기(chip size)가 늘어나고 이에 따라 채널이 형성되어 있는 면의 금속 배선이 길어지게 되고, 이로 인하여 패널을 구동하기 위해 출력되는 온 전압 또는 오프 전압의 구동 능력은 온 또는 오프 전원을 공급하는 핀에서 멀어질수록 떨어진다. 즉, 채널 G1에 인가되는 온 전압 구동 능력은 채널 G256에 인가되는 온 전압 구동 능력보다 크고 오프 전압 구동 능력은 채널 G1보다 채널 G256에 인가된 것이 더 작게 나타난다. 이와 같이 양끝의 채널 G1과 채널 G256 사이에 인가되는 온 또는 오프 전압 구동 능력의 차이가 큰 다수의 집적 회로를 하나의 패널에 직렬로 연결하는 경우, 두 집적 회로의 인접한 게이트 채널 사이에 구동 능력의 차이는 화상에서 칩 구동 영역이 구분되거나 화면 상하의 밝기 차이가 발견되는 문제점이 있다.However, as the conventional gate driving integrated circuit is multi-channeled, the chip size increases, and accordingly, the metal wiring of the surface on which the channel is formed becomes long, and thus the on-voltage or the output voltage for driving the panel is increased. The driving capability of the off voltage falls off the pins that supply the on or off power supply. That is, the on voltage driving capability applied to the channel G1 is larger than the on voltage driving capability applied to the channel G256, and the off voltage driving capability is smaller than that applied to the channel G256 than the channel G1. As described above, when a plurality of integrated circuits having a large difference in on or off voltage driving capability applied between the channel G1 and the channel G256 at both ends are connected in series with one panel, the driving capability between the adjacent gate channels of the two integrated circuits is reduced. The difference is that the chip driving region is divided in the image or the brightness difference of the upper and lower screens is found.
특히, 실제로 액정표시장치 패널 구동용 드라이버의 경우, 집적회로의 형태가 과도한 장변에 짧은 단변의 일자형 막대 모양이다. 장변의 경우, 그 길이가 1.5mmdp 달하기 때문에 내부의 온/오프 전압을 드라이버 버퍼에 공급하는 메탈폭에 따라 다르겠지만 좌우 가장자리에서 보면 20ohm에서 40ohm가량의 저항차가 발생한다.(256ch 드라이버의 경우)In particular, in the case of a driver for driving a liquid crystal display panel, an integrated circuit has a shape of a straight bar having a short side and an excessive long side. In the case of long side, the length is 1.5mmdp, so it depends on the metal width supplying the internal on / off voltage to the driver buffer, but from the left and right edges, a resistance difference of about 20ohm to 40ohm occurs (for 256ch driver).
이 저항은 작아 보이지만 액정표시장치 드라이버의 출력 온 저항이 게이트 드라이버의 경우 200-250ohm정도이기 때문에, 제3도와 같은 도면에서는 동일한 온 전압이라 하더라도, 온 전압에 가까운 쪽 드라이버 출력 버퍼와 가장 먼곳에 배치된 드라이버 출력 버퍼간에는 이미 20∼40ohm의 저항차가 발생하고, 이는 집적회로 온 저항의 10∼15%정도의 편차로서 RC 시정수 지연에 그대로 반영된다.Although this resistance looks small, the output on-resistance of the liquid crystal display driver is about 200-250 ohm for the gate driver. Therefore, even though the same on voltage is shown in FIG. 3, the resistor is placed farthest from the driver output buffer near the on-voltage. A resistance difference of 20 to 40 ohms already occurs between the driver output buffers, which is reflected in the RC time constant delay as a deviation of 10 to 15% of the integrated circuit on-resistance.
상기한 바와 같이, 온이나 오프 저항 이전에 이미 10∼15%정도의 저항차이가 있고, 이는 전류를 흘려주거나 뽑아주는데 있어서 근본적인 전압 강하(drop)가 발생하게 된다. 그리고, 1∼2V 정도의 차이라도 패널에서의 열악한 상황 즉, 박막 트랜지스터의 전류 구동 능력이나 큰 부하 캡에 의해 디스플레이 화질에는 심각한 영향을 끼칠 수 있다.As described above, there is a resistance difference of about 10 to 15% before the on or off resistance, which causes a fundamental voltage drop in flowing or drawing current. Even in the case of a difference of about 1 to 2 V, the display quality can be seriously affected by the poor situation in the panel, that is, the current driving capability of the thin film transistor or the large load cap.
결정적으로 패널 자체가 캡 성분으로 작용하므로 직류적(dc)으로는 각 출력차이가 존재하지 않는다고 생각하기 쉬우나, 실제로 신호가 변할 때 부하캡이 크기 때문에 전류를 흘려주는 능력의 차이는 매우 크고 이는 소스 데이터를 심하게 차별화시킨다.The panel itself acts as a cap component, decisively, so it is easy to think that each output difference does not exist in direct current (dc), but the difference in the ability to flow the current is very large because the load cap is large when the signal changes. Deeply differentiate your data.
패널에서 집적회로는 케스케이드(cascade)하게 즉 직렬로 배치되는데, 집적회로 출력단자에서는 온 저항이 1번 채널에서 큰값이었다가 256채널로 가면서 점차 작아지면서 구동능력이 좋아진다. 그러나, 다음단 집적회로 출력으로 넘어가면, 다시 1번 채널이 연결되기 때문에 집적회로 경계부에서 온저항(전류 공급 능력)이 커지면서 불연속적이고 인접부에서 큰 저항차이를 보인다. 이는 오프 저항(여기서 오프는 박막 트랜지스터의 오프를 위하여 집적회로는 로우 레벨의 전압을 공급하는데.., 이 로우 레벨의 - 전압이 전류를 뽑아주는 능력을 말한다)도 마찬가지인데 다만 저항이 적어지는 방향이 온 과는 반대이다.In the panel, the integrated circuits are cascaded or arranged in series. In the integrated circuit output terminal, the on-resistance is large in channel 1 and gradually decreases to 256 channels, thereby improving driving capability. However, if it goes to the next stage integrated circuit output, because the channel 1 is connected again, the on-resistance (current supply capability) increases at the boundary of the integrated circuit, which is discontinuous and shows a large resistance difference in the adjacent region. This also applies to the off-resistance (where off is the integrated circuit supplying a low-level voltage to turn off the thin-film transistor. This low-level-voltage is the ability to draw the current) The opposite is true.
이와 같이, 종래에는 양끝의 채널 G1과 채널 G256 사이에 인가되는 온 또는 오프 전압 구동 능력의 차이가 큰 다수의 집적 회로를 하나의 패널에 직렬로 연결하는 경우, 두 집적 회로의 인접한 게이트 채널 사이에 구동 능력의 차이는 화상에서 칩 구동 영역이 구분되거나 화면 상하의 밝기 차이가 발견되는 문제점이 있다.As described above, when a plurality of integrated circuits having a large difference in on or off voltage driving capability applied between the channel G1 and the channel G256 at both ends are connected in series to one panel, between adjacent gate channels of the two integrated circuits. The difference in driving capability has a problem in that chip driving regions are distinguished in an image or brightness differences of upper and lower screens are found.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 각 게이트 채널간에 온 또는 오프 전압 구동 능력이 균일하게 인가되도록 설계하는 데에 있다.SUMMARY OF THE INVENTION An object of the present invention is to solve such a problem, and is to design such that the on or off voltage driving capability is uniformly applied between the gate channels.
이러한 목적을 달성하기 위한 본 발명에 따른 게이트 구동 집적 회로는,Gate drive integrated circuit according to the present invention for achieving this object,
온 전압 또는 오프 전압 중 하나를 선택하여 액정 패널의 각 게이트선에 출력하는 다수의 선택 수단,A plurality of selection means for selecting one of an on voltage or an off voltage to output to each gate line of the liquid crystal panel;
외부로부터 상기 온 전압을 전달받는 온 핀, 외부로부터 상기 오프 전압을 전달받는 오프 핀, 상기 온 핀으로부터 상기 온 전압이 전달되는 통로이고 각각의 상기 선택 수단에 이르는 상기 경로는 둘 이상이며, 상기 둘 이상으로 이루어진 각 경로들의 합은 각 선택 수단에 대하여 모두 동일한 온 배선,An on pin receiving the on voltage from the outside, an off pin receiving the off voltage from the outside, a path through which the on voltage is transmitted from the on pin, and the path leading to each of the selection means is two or more, and the two The sum of the respective paths made up above is the same on wiring for each selection means,
상기 오프 핀으로부터 상기 오프 전압이 전달되는 통로이고 각각의 상기 선택 수단에 이르는 상기 경로는 둘 이상이며, 상기 둘 이상으로 이루어진 각 경로들의 합은 각 선택 수단에 대하여 모두 동일한 오프 배선을 포함하고 있다.The path from which the off voltage is transmitted from the off pin to the respective selection means is two or more, and the sum of each of the two or more paths includes the same off wiring for each selection means.
이러한 목적을 달성하기 위한 본 발명에 따른 게이트 구동 집적 회로의 구조는,The structure of the gate drive integrated circuit according to the present invention for achieving this object is,
기판에 형성되어 있으며 외부로부터 온 전압을 전달받는 온 핀,An on pin formed on the substrate and receiving a voltage from outside;
일 측단은 상기 온 핀과 연결되어 있고 둘 이상이 서로 평행하게 형성되어 있으며 상기 오프 핀으로부터 임의의 지점까지 상기 둘 이상으로 이루어진 경로의 합이 각각 동일하도록 양 끝 중 하나가 서로 교대로 연결되어 있는 온 배선, 상기 기판에 형성되어 있으며 외부로부터 오프 전압을 전달받는 오프 핀, 일 측단은 상기 오프 핀과 연결되어 있고 둘 이상이 서로 평행하게 형성되어 있으며 상기 오프 핀으로부터 임의의 지점까지 상기 둘 이상으로 이루어진 경로의 합이 각각 동일하도록 양 끝 중 하나가 서로 교대로 연결되어 있는 오프 배선, 각각에 대하여 상기 둘 이상에 대응하는 다수의 온 및 오프 전압 입력단이 상기 온 및 오프 배선과 연결되어 있으며 구동 신호에 따라 온 또는 오프 전압을 선택하여 하나의 출력 단자를 통하여 출력하는 다수의 선택 수단, 기판 위에 일렬로 형성되어 있으며 상기 선택 수단의 상기 출력 단자와 연결되어 액정 패널에 형성되어 있는 다수의 게이트선에 각각 상기 온 또는 오프 전압을 전달하는 다수의 게이트 채널을 포함하고 있다.One side end is connected to the on pin and two or more are formed in parallel with each other, and one of both ends are alternately connected to each other so that the sum of the two or more paths from the off pin to any point is equal to each other. An on-wire, an off pin formed on the substrate and receiving an off voltage from an outside, one end of which is connected to the off pin, and at least two are formed in parallel with each other, from the off pin to an arbitrary point Off wirings in which one of both ends are alternately connected to each other so that the sum of the made paths are equal to each other, and a plurality of on and off voltage input terminals corresponding to the two or more are connected to the on and off wirings for each of the driving signals. Selects on or off voltage and outputs through one output terminal Selection means, is formed in a line on a substrate and includes a plurality of gate channels to transmit the ON or OFF voltage to each of the plurality of gate lines that are connected with the output terminal of the selecting means is formed on the liquid crystal panel.
본 발명에 따른 이러한 게이트 구동 집적 회로에서는 액정 패널의 게이트선을 온/오프시키는 온/오프 전압의 전달이 외부로부터 온/오프 핀으로 전달되고, 온/오프 핀에서부터 각각의 드라이버 버퍼(D/B) 소스 단자에까지는 각각의 경로의 합이 동일한 둘 또는 둘 이상의 온/오프 금속 배선을 통하여 드라이버 소스 단자에 전달되어 드라이버 버퍼(D/B)의 출력 단자를 통하여 각각의 게이트 채널에 전달된다. 결국, 온/오프 핀에서 게이트 채널까지 이르는 각각 경로의 합은 동일하므로 각각의 게이트 채널에 미치는 온/오프 구동 능력은 동일하게 된다.In such a gate driving integrated circuit according to the present invention, the transfer of the on / off voltage for turning on / off the gate line of the liquid crystal panel is transferred from the outside to the on / off pin, and each driver buffer (D / B) is started from the on / off pin. The sum of the respective paths to the source terminals is delivered to the driver source terminals through the same two or more on / off metal wires, and to the respective gate channels through the output terminals of the driver buffers D / B. As a result, the sum of the paths from the on / off pins to the gate channel is the same, so the on / off driving capability for each gate channel is the same.
그러면, 첨부한 도면을 참고로 하여 본 발명에 따른 게이트 구동 집적 회로의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.Next, embodiments of the gate driving integrated circuit according to the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily practice the present invention.
제4도는 본 발명의 실시예에 따른 게이트 구동 집적 회로의 온/오프 전압공급 구조를 도시한 배치도이다.4 is a layout view illustrating an on / off voltage supply structure of a gate driving integrated circuit according to an exemplary embodiment of the present invention.
제4도에 도시한 바와 같이 본 발명의 실시예에 따른 게이트 구동 집적 회로에는 사각 모양의 기판(10) 한쪽 가장자리에 액정 패널의 각 게이트선에 스위칭 신호를 인가하기 위해 256개의 게이트 채널(G1, G2, ……, G255, G256)이 일렬로 형성되어 있다. 게이트 채널(G1, G2, ……, G255, G256) 각각에 오프 전압을 인가하기 위하여, 알루미늄으로 이루어져 있으며 서로 평행한 두 줄의 제1 금속 배선(20)이 게이트 채널(G1, G2, ……, G255, G256)을 따라 형성되어 있다. 여기서 평행한 두 줄의 제1 금속 배선(20)은, 게이트 채널(G1, G2, ……, G255, G256) 반대 쪽 가장자리에 형성되어 외부로부터 오프 전압을 인가받는 오프 핀(30)과 연결되어 있으며 마지막 게이트 채널(G256)을 지나 서로 연결되어 있다. 여기서, 제1 금속 배선(20)과 게이트 채널(G1, G2, ……, G255, G256) 사이에는 제1도에 도시한 드라이버 버퍼(D/B)가 형성되어 있다. 드라이버 버퍼(D/B)의 출력단자(Output)(제1도 참조)는 게이트 채널(G1, G2, ……, G255, G256)과 연결되어 있으며 제1 금속 배선(20)은 드라이버 버퍼(D/B)의 두 소스 단자(S)(제1도 참조)중 하나와 상하의 화살표 방향(↑ ↓)을 따라 이중으로 연결되어 있다.As shown in FIG. 4, in the gate driving integrated circuit according to the exemplary embodiment of the present invention, 256 gate channels G1, for applying a switching signal to each gate line of the liquid crystal panel at one edge of the rectangular substrate 10, are provided. G2, ..., G255, G256) are formed in a line. In order to apply an off voltage to each of the gate channels G1, G2, ..., G255, G256, two lines of the first metal wires 20 made of aluminum and parallel to each other are provided with the gate channels G1, G2,... , G255, G256). Here, two parallel first metal wires 20 are formed at edges opposite the gate channels G1, G2,..., G255, and G256, and are connected to an off pin 30 that receives an off voltage from the outside. And are connected to each other through the last gate channel G256. Here, the driver buffer D / B shown in FIG. 1 is formed between the first metal wiring 20 and the gate channels G1, G2, ..., G255, G256. The output terminal (refer to FIG. 1) of the driver buffer D / B is connected to the gate channels G1, G2, ..., G255, G256, and the first metal wire 20 is connected to the driver buffer D. / B) is dually connected to one of the two source terminals S (see FIG. 1) along the up and down arrow direction (↑ ↓).
여기서 제5도를 참조하여 이중으로 전달되는 오프 전압(VOFF)에 대하여 더욱 자세하게 살펴보면, 제2도에서 도시한 각각의 드라이버 버퍼(D/B)는 다시 제1블럭(A)과 제1블럭(B)으로 분리되어 있다. 우선, 제1 금속 배선(20)은 1차로 드라이버 버퍼(D/B)의 상부를 지나면서 화살표 방향(↓)으로 드라이버 버퍼(D/B)의 제1블럭(A)과 연결되어 있고, 다음, 2차로 화살표 방향(↑)으로 드라이버 버퍼(D/B)의 제2블럭(B)과 연결되어 있다. 여기서 두 번을 통하여 입력되는 오프 전압(VOFF1, VOFF2)은 제1블럭(A)과 제2블럭(B)을 지나 다시 하나의 출력단자(Output)를 경유하여 대응하는 각각의 게이트 채널(G1, G2, ……, G255, G256)로 입력된다. 이렇게 하나의 출력단자(Output)를 통하여 출력되는 구동 능력은 제1블럭(A)과 제2블럭(B)을 구성하는 하나 또는 다수의 트랜지스터가 저항의 역할을 담당하므로 동일한 전압으로 출력하게 된다.Here, referring to FIG. 5, in more detail with respect to the OFF voltage V OFF , which is transmitted in duplicate, each of the driver buffers D / B shown in FIG. 2 is again divided into a first block A and a first block. It is separated by (B). First, the first metal wire 20 is first connected to the first block A of the driver buffer D / B in the arrow direction ↓ while passing through the upper portion of the driver buffer D / B. The second block B of the driver buffer D / B is connected to the arrow direction ↑ in the second direction. Here, the off voltages V OFF 1 and V OFF 2 input through the second gates pass through the first block A and the second block B, and then correspond to the respective gates via one output terminal. Inputs are made to the channels G1, G2, ..., ..., G255, G256. As such, the driving capability output through one output terminal (Output) outputs the same voltage because one or more transistors constituting the first block A and the second block B play a role of a resistor.
결과적으로 오프 핀(30)에서부터 각각의 게이트 채널(G1, G2, ……, G255, G256)까지 이루는 금속 배선(20)으로 이루어진 두 가지 오프 전압인가 경로 길이의 합은 동일하다. 그러므로 이에 따라 가해지는 각각의 게이트 채널(G1, G2, ……, G255, G256)에 대한 두 경로로 입력되는 각각의 구동 능력은 합은 모두 동일하다.As a result, the sum of the two off-voltage application path lengths consisting of the metal lines 20 formed from the off pins 30 to the respective gate channels G1, G2,..., G255, and G256 is the same. Therefore, the driving capacities input to the two paths for the respective gate channels G1, G2, ..., G255, and G256 applied accordingly have the same sum.
그리고 게이트 채널(G1, G2, ……, G255, G256) 각각에 온 전압을 인가하기 위하여, 알루미늄으로 이루어져 있으며 제1 금속 배선과도 평행하며, 서로 평행한 두 줄의 제2 금속 배선(40)이 게이트 채널(G1, G2, ……, G255, G256)을 따라 형성되어 있다. 여기서 평행한 두 줄의 제2 금속 배선(40)은, 게이트 채널(G1, G2, ……, G255, G256) 반대 쪽 가장자리에 형성되어 외부로부터 온 전압을 인가받는 온 핀(50)과 연결되어 있으며 처음의 게이트 채널(G1)을 지나 서로 연결되어 있다.In order to apply an on voltage to each of the gate channels G1, G2,..., G255, and G256, two lines of the second metal wires 40 made of aluminum and parallel to the first metal wires and parallel to each other are provided. It is formed along the gate channels G1, G2, ..., ..., G255, G256. Here, the two parallel parallel metal wires 40 are formed at the edges opposite to the gate channels G1, G2,..., G255, and G256, and are connected to the on pins 50 to which an external voltage is applied. And are connected to each other through the first gate channel G1.
여기서, 제2 금속 배선(40)과 게이트 채널(G1, G2, ……, G255, G256) 사이에는 제2도에 도시한 바와 같이 드라이버 버퍼(D/B)가 형성되어 있다. 드라이버 버퍼(D/B)의 출력단자(Output)(제2도 참조)는 게이트 채널(G1, G2, ……, G255, G256)과 연결되어 있으며 제2 금속 배선(40)은 드라이버 버퍼(D/B)의 내부에 형성되어 있는 시모스 트랜지스터의 두 소스 단자(S)(제1도 참조) 중 나머지 하나와 상하의 화살표 방향(↑ ↓)을 따라 이중으로 연결되어 있다. 즉, 제2 금속 배선(40)은 각각의 게이트 채널(G1, G2, ……, G255, G256)을 따라 1차로 지나면서 화살표 방향(↓)으로 게이트 채널 수에 대응하는 각각 드라이버 버퍼(D/B)의 소스 단자(S)(제1도 참조)에 온 전압을 1차로 인가하도록 연결되어 있고, 다시 2차로 화살표 방향(↑)으로 게이트 채널 수에 대응하는 각각 드라이버 버퍼(D/B)의 내부에 형성되어 있는 하나 또는 다수의 소스 단자(S)(제1도 참조)에 각각 온 전압을 인가하도록 연결되어 있다. 온 전압에 대한 상세한 설명은 앞에서 설명한 오프 전압의 경우와 동일하다.Here, a driver buffer D / B is formed between the second metal wiring 40 and the gate channels G1, G2, ..., G255, G256 as shown in FIG. The output terminal (see FIG. 2) of the driver buffer D / B is connected to the gate channels G1, G2, ..., G255, G256, and the second metal wire 40 is connected to the driver buffer D. / B) is dually connected to the other one of the two source terminals S (see FIG. 1) of the CMOS transistor formed in the up / down arrow direction (↑ ↓). That is, the second metal wire 40 passes through the gate channels G1, G2,..., G255, and G256 firstly, respectively, and corresponds to the driver buffers D / corresponding to the number of gate channels in the arrow direction ↓. It is connected to apply the on voltage to the source terminal S (see FIG. 1) of B) as the primary, and again in the direction of the arrow in the arrow direction (↑) of the driver buffers D / B, respectively. One or a plurality of source terminals S (see FIG. 1) formed therein are connected to apply an on voltage. The detailed description of the on voltage is the same as in the case of the off voltage described above.
이렇게 제1블럭(A)과 제2블럭(B)은 드라이버 버퍼(D/B)를 이루는 시모스 트랜지스터(제1도 참조)가 하나 또는 다수로 이루어질 수 있으며, 드라이버 버퍼(D/B) 또한 둘 이상의 블럭으로 분리하여 둘 이상의 배선으로 전달되는 온 또는 오프 전압을 하나의 출력단자(Output)에 연결하여 대응하는 각각의 게이트 채널에 전달할 수 있다.As such, the first block A and the second block B may include one or more CMOS transistors (see FIG. 1) forming the driver buffers D / B, and the driver buffers D / B may also have two. The on or off voltage transferred to two or more wires separated by the above block may be connected to one output terminal and then transmitted to the corresponding gate channel.
결과적으로 온 핀(50)에서부터 각각의 게이트 채널(G1, G2, ……, G255, G256)까지 이루는 제2 금속 배선(40)으로 이루어진 두 가지 온 전압 인가 경로의 합은 동일하다. 그러므로 이에 따라 가해지는 각각의 게이트 채널(G1, G2, ……, G255, G256)에 대한 두 경로로 입력되는 각각의 구동 능력의 합은 동일하다.As a result, the sum of the two on voltage application paths including the second metal wires 40 formed from the on pin 50 to the respective gate channels G1, G2,..., G255, and G256 is the same. Therefore, the sum of the respective driving capacities input to the two paths for each of the gate channels G1, G2, ..., G255, G256 applied thereto is the same.
따라서, 본 발명에 따른 게이트 구동 집적 회로는 둘 또는 둘 이상의 금속 배선을 추가하여 각각의 게이트 채널에 이르는 여러 가지 경로의 합을 동일하게 함으로써 모든 게이트 채널에 인가되는 온/오프 구동 능력의 편차를 줄일 수 있고, 구동 능력의 편차를 줄임으로 인하여 화면에서 발생하는 구동 영역의 구분선, 계조의 차이 또는 그늘이 지는 현상을 제거하는 효과가 있다.Accordingly, the gate driving integrated circuit according to the present invention reduces the on / off driving ability applied to all the gate channels by adding two or more metal wires to equalize the sum of various paths to each gate channel. By reducing the deviation of the driving capability, the dividing line, the gray level difference or the shade of the driving area generated on the screen may be removed.
Claims (5)
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| KR1019960027724A KR100218528B1 (en) | 1996-07-10 | 1996-07-10 | Integrating circuit for gate driving |
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