KR980011455A - Signal processing device - Google Patents
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Abstract
본 발명은 신호처리장치에 관한 것으로서, 특히, 제 1 위치에 배치되는 제 1 종단 및 제 2 종단과, 상기 제 2 위치와 마주보는 제 2 위치에 배치되는 중간점을 가지는 클럭전송라인; 상기 제 1 위치에 배치되고, 시스템 클럭신호를 입력하여 상기 중간점으로부터 제 2 종단에 전파된 제 1 클럭신호에 동기된 제 2 클럭신호를 발생하여 상기 클럭전송라인의 제 1 종단에 공급하는 동기수단; 상기 제 1 위치에 배치되고, 상기 제 1 종단에 공급되는 제 2 클럭신호에 동기하여 데이터를 출력하고, 상기 시스템 클럭신호에 동기하여 데이터를 입력하는 마스터; 및 상기 마스터로부터 서로 다른 거리로 떨어져서 상기 제 2 위치까지 배치되고, 각 배치된 위치에 대응하는 지점에서 상기 클럭전송라인의 제 1 종단과 중간점 사이 및 제 2 종단과 중간점 사이에 각각 연결되고, 상기 제 1 종단으로부터 상기 중간점으로 전파되는 제 2 클럭신호에 동기하여 상기 마스터로부터 출력되는 데이터를 입력하고, 상기 중간점으로부터 상기 제 2 종단으로 전파되는 제 1 클럭신호에 동기하여 상기 마스터에 입력될 데이터를 출력하는 슬래이브들을 구비하는 것을 특징으로 한다.The present invention relates to a signal processing apparatus, and more particularly, to a clock signal transmission apparatus having a clock transmission line having a first end and a second end disposed at a first position and an intermediate point disposed at a second position facing the second position; A second clock signal generator for generating a second clock signal synchronized with the first clock signal propagated from the intermediate point to the second terminal by inputting a system clock signal and supplying the second clock signal to the first terminal of the clock transmission line, Way; A master disposed at the first position for outputting data in synchronization with a second clock signal supplied to the first end and for inputting data in synchronization with the system clock signal; And a second end located at a different distance from the master to the second position and being connected between a first end and an intermediate point of the clock transmission line at a point corresponding to each disposed position and between a second end and a midpoint respectively A second clock signal which is propagated from the first end to the intermediate point and which is output from the master in synchronization with a second clock signal which is propagated from the first end to the intermediate point, And slaves for outputting data to be input.
따라서, 본 발명에서는 위상 고정 루프를 사용하여 마스터와 슬레이브 터미널에서의 데이터와 동기부에서 발생하는 클럭신호간의 전송라인 전파시간을 일치시킴으로써, 종래의 신호처리장치 보다 훨씬 높은 주파수에서 슬레이브의 데이터 입출력이 가능해지고 신호처리장치의 전송속도 증가뿐만 아니라 시스템의 성능향상에 기여할 수 있다.Therefore, in the present invention, by using the phase locked loop to match the transmission line propagation time between the data at the master and slave terminals and the clock signal generated at the synchronous unit, the data input / output of the slave at a much higher frequency than the conventional signal processing apparatus Thereby contributing to an increase in the transmission speed of the signal processing apparatus as well as an improvement in the performance of the system.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is a trivial issue, I did not include the contents of the text.
본 발명은 신호처리장치에 관한 것으로서, 보다 상세하게, 각 마스터와 슬레이브 컴포넌트의 동작주파수를 최대한 유지시키고 클럭신호에 동기되는 마스터와 슬레이브 사이의 데이터 전송시간을 일치시키기 위한 신호처리장치에 관한 것이다.The present invention relates to a signal processing apparatus, and more particularly, to a signal processing apparatus for maintaining a maximum operating frequency of each master and slave components and matching a data transfer time between a master and a slave synchronized with a clock signal.
지난 10여년 동안 CPU의 동작 속도는 수십배 이상 빨라진 반면에 메인 메모리로 쓰이는 디램의 동작속도의 증가는 불과 10배에도 못미치게 되어, 시스템내에서 CPU와 디램사이의 데이터 전송 속도의 차이가 시스템의 성능 향상에 장애로 등장하게 되었다. 이와같은 문제점을 해결하고자 디램의 데이터 전송능력을 극대화시키는 싱크로너스 디램(Synchronous DRAM)이 개발되었으나, 실제의 시스템에서는 스펙에 명기된 싱크로너스 디램의 동작 주파수보다 훨씬 낮은 동작 주파수로 사용되고 있다. 그것의 가장 큰 이유중의 하나는 현제 싱크로너스 디램이 오직 하나의 클럭입력에 이해 동작되도록 설계되어 있으므로 리드와 라이트시 싱크로너스 디램 과 라이트시 싱크로너스 디램 컨트롤러 (이하, 컨트롤러라 칭함)의 데이터 터미날에서의 데이터와 클럭 터미날에서의 클럭간에 전송라인의 전파지연에 의한 시간 불일치가 발생하는 것이다.In the past decade, the operating speed of the CPU has increased by a factor of ten, while the increase in the operating speed of the DRAM, which is used as the main memory, has been reduced to less than 10 times, and the difference in the data transmission speed between the CPU and the DRAM It has become an obstacle to improvement. In order to solve such a problem, a synchronous DRAM which maximizes the data transmission capability of the DRAM has been developed. In actual systems, however, the operating frequency is much lower than the synchronous DRAM operating frequency specified in the specification. One of the biggest reasons for this is that the present synchronous DRAM is designed to operate on only one clock input so that the data at the data terminals of the synchronous DRAM and the synchronous DRAM controller at the time of writing And the clock at the clock terminal, a time lag occurs due to the propagation delay of the transmission line.
도 1 은 종래 기술에 의한 신호처리장치의 일실시예를 나타낸 블록도이다.1 is a block diagram showing an embodiment of a signal processing apparatus according to the prior art.
상기의 신호처리장치는 클럭소스와, 명령신호와 클럭소스신호에 응답하여 클럭신호를 발생하는 컨트롤러와, 클럭신호와 명령신호에 응답하여 데이터를 리드/라이트하는, 즉 복수의 메모리(M1～Mn)으로 구성된다.The signal processing apparatus includes a clock source, a controller for generating a clock signal in response to a command signal and a clock source signal, a controller for reading / writing data in response to a clock signal and a command signal, ).
여기에서, 컨트롤러와 복수의 메모리는 마스터와 슬레이브의 관계에 있다.Here, the controller and the plurality of memories are in the relationship of master and slave.
도 2 는 종래 기술에 의한 신호처리장치의 또 다른 일실시예를 나타낸 블록도이다 상기의 신호처리장치는 클럭소스와, 클럭소스에서 발생되는 클럭신호에 응답하여 명령신호를 발생하는 컨트롤러와, 클럭신호와 명령신호에 응답하여 데이터를 리드/라이트하는 복수개의 메모리(M1～Mn)으로 구성된다.FIG. 2 is a block diagram showing another embodiment of a signal processing apparatus according to the related art. The signal processing apparatus includes a clock source, a controller for generating a command signal in response to a clock signal generated from a clock source, And a plurality of memories (M1 to Mn) for reading / writing data in response to a signal and a command signal.
도 1 은 클럭의 소스가 컨트롤러 쪽에 붙어있는 경우이고, 제 2 도는 클럭의 소스가 마지막에 위치한 싱크로너스 디램쪽에 붙어있는 경우로서 클럭과 명령은 단방향 버스에 의해 전송되고 데이터는 양방향 버스에 의해 전송된다.FIG. 1 shows a case where the source of the clock is attached to the controller side, and FIG. 2 shows a case where the source of the clock is attached to the last synchronous DRAM side. Clock and commands are transmitted by the unidirectional bus and data is transmitted by the bidirectional bus.
그러면, 도 1 의 신호처리장치에 허용되는 클럭의 최소주기(tCCmin)는 다음의 (1)식과 같다.Then, the minimum period (tCCmin) of the clock allowed in the signal processing apparatus of FIG. 1 is expressed by the following equation (1).
tCCmin ≥ tSACmax_memory + tS_contoller +2tF (1)tCCmin ≥ tSACmax_memory + tS_contoller + 2tF (1)
상기 (1)식에서 tSACmax_memory는 싱크로너스 디램에서 클럭입력으로 부터 데이터가 데이터 버스상에 출력되는데 소요되는 시간이고, tS_contoller는 컨트롤러의 셋업시간을, tF는 컨트롤러로 부터 가장 멀리 위치한 싱크로너스 디램까지 데이터가 데이터 전송라인을 통해 전파지연하는데 소요되는 전송시간을 나타낸다.In the equation (1), tSACmax_memory is the time required for data to be output from the clock input to the data bus in the synchronous DRAM, tS_contoller is the setup time of the controller, and tF is the data transfer from the controller to the synchronous DRAM located farthest from the controller And the transmission time required to propagate through the line.
예를 들어, tSACmax_memory=6nanosecond, tS_contoller=1nanosecond, tF=3nanosecond인 경우 허용되는 클럭의 최소주기는 13nanosecond이다. 즉, 제 1 도에서 신호처리장치의 최대 동작 주파수는 77MHZ를 넘을수 없다.For example, if tSACmax_memory = 6nanosecond, tS_contoller = 1nanosecond, and tF = 3nanosecond, the minimum period of allowed clock is 13nanosecond. That is, in FIG. 1, the maximum operating frequency of the signal processing apparatus can not exceed 77 MHz.
한편, 도 2 의 신호처리장치에서 허용되는 클럭의 최소주기 tCCmin은 (2)식과 같이 된다.On the other hand, the minimum cycle tCCmin of the clock allowed in the signal processing apparatus of FIG. 2 is expressed by the following equation (2).
tCCmin ≥ tSACmax_contoller + tS_memory + 2tF (2)tCCmin? tSACmax_contoller + tS_memory + 2tF (2)
(2)식에서 tSACmax_contoller는 컨트롤러에서 클럭입력으로부터 데이터가 버스상에 출력되는 시간이고, tS_memory는 싱크로너스 디램의 셋업시간을, tF는 컨트롤러로부터 가장 멀리 위치한 싱크로너스 디램까지 데이터가 전송라인을 통해 전파하는데 소요되는 전송시간을 나타낸다.In the equation (2), tSACmax_contoller is the time at which data is output from the clock input to the controller on the bus, tS_memory is the set-up time of the synchronous DRAM, and tF is the time required for data to propagate through the transmission line from the controller to the farthest synchronous DRAM Represents the transmission time.
예를 들어, tSACmax_contoller=5 nanosecond, tS_memory=1nanosecond, tF=3nanosecond인 경우, 허용되는 클럭의 최소주기는 12nanosecond이다. 즉 제 2 도의 시스템의 최대 동작 주파수는 83 MHZ를 넘을 수 없다.For example, if tSACmax_contoller = 5 nanosecond, tS_memory = 1nanosecond, tF = 3nanosecond, the minimum period of allowed clock is 12nanosecond. That is, the maximum operating frequency of the system of FIG. 2 can not exceed 83 MHZ.
따라서, 종래 기술에 의한 신호처리 장치에서는 컨트롤러와 메모리 각각을 100MHZ 이상의 동작 주파수에서 동작할 수 있을지라도 실제에 있어서 그보다 훨씬 낮은 주파수로 동작하게 된다.Therefore, in the signal processing apparatus according to the related art, although the controller and the memory can operate at an operating frequency of 100 MHZ or more, they operate at a much lower frequency in practice.
제1도는 종래의 신호처리장치의 일실시예를 나타낸 블록도.1 is a block diagram showing an embodiment of a conventional signal processing apparatus;
제2도는 종래 신호처리장치의 또 다른 일실시예를 나타낸 블록도.FIG. 2 is a block diagram showing another embodiment of a conventional signal processing apparatus. FIG.
제3도는 본 발명에 의한 바람직한 신호처리장치의 실시예를 나타낸 블록도.FIG. 3 is a block diagram showing an embodiment of a preferred signal processing apparatus according to the present invention; FIG.
제4도는 본 발명에 의한 바람직한 신호처리장치의 또다른 실시예를 나타낸 블록도.FIG. 4 is a block diagram showing another preferred embodiment of the signal processing apparatus according to the present invention; FIG.
제5도는 본 발명에 의한 신호처리장치의 리드 동작을 나타낸 파형도.FIG. 5 is a waveform diagram showing a read operation of the signal processing apparatus according to the present invention; FIG.
제6도는 본 발명에 의한 바람직한 신호처리장치의 또 다른 실시예를 나타낸 블록도.6 is a block diagram showing still another preferred embodiment of the signal processing apparatus according to the present invention;
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 각 마스터와 슬레이브 컴포넌트의 동작주파수를 최대한 유지시키고 클럭신호에 동기되는 마스터와 슬레이브 사이의 데이터 전송시간을 일치시키기 위한 신호처리장치를 제공하는 데 있다.It is an object of the present invention to provide a signal processing device for maintaining the operating frequency of each master and slave components as much as possible and for synchronizing data transmission time between a master and a slave synchronized with a clock signal I have to.
상기 목적을 달성하기 위하여 본발명의 제 1 장치는 제 1 위치에 배치되는 제 1 종단 및 제 2 종단과, 상기 제 1 위치와 마주보는 제 2 위치에 배치되는 중간점을 가지는 클럭전송라인; 상기 제 1 위치에 배치되고, 시스템 클럭신호를 입력하여 상기 중간점으로부터 제 2 종단에 전파된 제 1 클럭신호에 동기된 제 2 클럭신호를 발생하여 상기 클럭전송라인의 제 1 종단에 공급하는 동기수단; 상기 제 1 위치에 배치되고, 상기 제 1 종단에 공급되는 제 2 클럭신호에 동기하여 데이터를 출력하고, 상기 시스템 클럭신호에 동기하여 데이터를 입력하는 마스터; 및 상기 마스터로부터 서로 다른 거리로 떨어져서 상기 제 2 위치까지 배치되고, 각 배치된 위치에 대응하는 지점에서 상기 클럭전송라인의 제 1 종단과 중간점 사이 및 제 2 종단과 중간점 사이에 각각 연결되고, 상기 제 1 종단으로부터 상기 중간점으로 전파되는 제 2 클럭신호에 동기하여 상기 마스터로부터 출력되는 데이터를 입력하고, 상기 중간점으로부터 상기 제 2 종단으로 전파되는 제 1 클럭신호에 동기하여 상기 마스터에 입력될 데이터를 출력하는 슬래이브들을 구비하는 것을 특징으로 한다.In order to achieve the above object, a first device of the present invention includes: a clock transmission line having a first end and a second end disposed at a first position and an intermediate point disposed at a second position facing the first position; A second clock signal generator for generating a second clock signal synchronized with the first clock signal propagated from the intermediate point to the second terminal by inputting a system clock signal and supplying the second clock signal to the first terminal of the clock transmission line, Way; A master disposed at the first position for outputting data in synchronization with a second clock signal supplied to the first end and for inputting data in synchronization with the system clock signal; And a second end located at a different distance from the master to the second position and being connected between a first end and an intermediate point of the clock transmission line at a point corresponding to each disposed position and between a second end and a midpoint respectively A second clock signal which is propagated from the first end to the intermediate point and which is output from the master in synchronization with a second clock signal which is propagated from the first end to the intermediate point, And slaves for outputting data to be input.
상기 목적을 달성하기 위하여 본발명의 제 2 장치는 제 1 위치에 배치되는 제 1 종단 및 제 2 종단과, 상기 제 1 위치와 마주보는 제 2 위치에 배치되는 중간점을 가지는 클럭전송라인; 상기 제 1 위치에 배치되고, 시스템 클럭신호를 입력하여 상기 제 2 종단에 공급되는 제 1 클럭신호에 동기하여 제 2 클럭신호를 발생하고 발생된 제 2 클럭신호를 상기 제 1 종단에 출력하며, 상기 제 2 클럭신호에 동기하여 데이터를 출력하고, 상기 시스템 클럭신호에 동기하여 데이터를 입력하는 마스터; 및 상기 마스터로부터 서로 다른 거리로 떨어져서 상기 제 2 위치까지 배치되고, 각 배치된 위치에 대응하는 지점에서 상기 클럭전송라인의 제 1 종단과 중간점 사이 및 제 2 종단과 중간점 사이에 각각 연결되고, 상기 제 1 종단으로부터 상기 중간점으로 전파되는 제 2 클럭신호에 동기하여 상기 마스터로부터 출력되는 데이터를 입력하고, 상기 중간점으로부터 상기 제 2 종단으로 전파되는 제 1 클럭신호에 동기하여 상기 마스터에 입력될 데이터를 출력하는 슬래이브들을 구비하는 것을 특징으로 한다.To achieve the above object, a second apparatus of the present invention includes: a clock transmission line having a first end and a second end disposed at a first position, and a midpoint disposed at a second position facing the first position; A second clock signal generator for generating a second clock signal in synchronization with a first clock signal supplied to the second terminal by inputting a system clock signal and outputting the generated second clock signal to the first terminal, A master outputting data in synchronization with the second clock signal and inputting data in synchronization with the system clock signal; And a second end located at a different distance from the master to the second position and being connected between a first end and an intermediate point of the clock transmission line at a point corresponding to each disposed position and between a second end and a midpoint respectively A second clock signal which is propagated from the first end to the intermediate point and which is output from the master in synchronization with a second clock signal which is propagated from the first end to the intermediate point, And slaves for outputting data to be input.
상기 목적을 달성하기 위하여 본발명의 제 3 장치는 제 1 위치에 배치되는 제 1 종단 및 제 2 종단과, 상기 제 2 위치와 마주보는 제 2 위치에 배치되는 중간점을 가지는 클럭전송라인; 상기 제 1 위치에 배치되고, 상기 제 1 종단에 공급되는 시스템 클럭신호에 동기하여 데이터를 출력하고, 상기 중간점으로부터 제 2 종단으로 전파된 제 1 클럭신호에 동기하여 데이터를 입력하는 마스터; 및 상기 마스터로부터 서로 다른 거리로 떨어져서 상기 제 2 위치까지 배치되고, 각 배치된 위치에 대응하는 지점에서 상기 클럭전송라인의 제 1 종단과 중간점 사이 및 제 2 종단과 중간점 사이에 각각 연결되고, 상기 제 1 종단으로부터 상기 중간점으로 전파되는 제 2 클럭신호에 동기하여 상기 마스터로부터 출력되는 데이터를 입력하고, 상기 중간점으로부터 상기 제 2 종단으로 전파되는 제 1 클럭신호에 동기하여 상기 마스터에 입력될 데이터를 출력하는 슬래이브들을 구비하는 것을 특징으로 한다.To achieve the above object, a third aspect of the present invention provides a clock transmission line having a first end and a second end disposed at a first position and a midpoint disposed at a second position facing the second position; A master disposed at the first position for outputting data in synchronization with a system clock signal supplied to the first end and for inputting data in synchronization with a first clock signal propagated from the midpoint to a second end; And a second end located at a different distance from the master to the second position and being connected between a first end and an intermediate point of the clock transmission line at a point corresponding to each disposed position and between a second end and a midpoint respectively A second clock signal which is propagated from the first end to the intermediate point and which is output from the master in synchronization with a second clock signal which is propagated from the first end to the intermediate point, And slaves for outputting data to be input.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention.
본 발명의 가장 큰 특징은 시스템 버스에 제 1 클럭신호인 리드 클럭(RCLOCK)신호와 제 2 클럭신호인 라이트 클럭(WCLOCK)신호를 전송하는 두개의 클럭 전송라인을 배치하고 라이트시에 컨트롤러는 제 2 클럭신호(WCLOCK)에 동기시켜 슬레이브(60) (여기에서,슬레이브는 복수의 메모리장치(M1～Mn)를 사용한다.)로 데이터를 전송하며, 리드시에 메모리는 제 1 클럭신호(RCLOCK)에 동기시켜 데이터를 버스에 전송한다.The most significant feature of the present invention is that two clock transmission lines for transmitting a read clock (RCLOCK) signal as a first clock signal and a write clock (WCLOCK) signal as a second clock signal are arranged on a system bus, The slave 60 transmits the data to the slave 60 in synchronization with the clock signal WCLOCK and the memory transmits the first clock signal RCLOCK And transmits the data to the bus.
도 3 은 본 발명에 의한 신호처리장치의 바람직한 일실시예를 나타낸 회로도로서 동기부(20)가 마스터(40) 밖에 위치한 경우이다.FIG. 3 is a circuit diagram showing a preferred embodiment of the signal processing apparatus according to the present invention, in which the synchronizer 20 is located outside the master 40. FIG.
본 발명의 제 1 신호처리장치는 제 1 위치(1)에 배치되는제 1 종단(A) 및 제 2 종단(H)과 제 1 위치(1)와 마주보는 제 2 위치(2)에 배치되는 중간점(E)을 가지는 클럭전송라인(10)과, 제 1 위치(B)에 배치되고 시스템 클럭신호(System CLOCK)를 입력하여 제 2 위치의 중간점(E)으로부터 제 2 종단(2)에 전파된 제 1 클럭신호(RCLOCK)에 동기된 제 2 클럭신호(WCLOCK)를 발생하여 클럭전송라인(10)의 제 1 종단(B)에 공급하는 동기부(20)와, 1 위치(1)에 배치되고 제 1 종단(B)에 공급되는 제 1 클럭신호(RCLOCK)에 동기하여 데이터를 출력하고 시스템 클럭신호에 동기하여 데이터를 입력하는 마스터(40)와, 마스터(40)로부터 서로 다른 거리로 떨어져서 제 2 위치(2)까지 배치되고 각 배치된 위치에 대응하는 지점에서 클럭전송라인(10)의 제 1 종단(B)과 중간점(E) 사이 및 제 2 종단(H)과 중간점(E) 사이에 각각 연결되고 제 1 종단(B)으로부터 중간점(E)으로 전파되는 제 2 클럭신호(WCLOCK)에 동기하여 마스터(40)로부터 출력되는 데이터를 입력하고 중간점(E)으로부터 제 2 종단(H)으로 전파되는 제 1 클럭신호(RCLOCK)에 동기하여 마스터(40)에 입력될 데이터를 출력하는 슬래이브(60)로 구성된다.The first signal processing apparatus of the present invention is provided with a first end A and a second end H disposed at a first position 1 and a second end A positioned at a second position 2 facing the first position 1 A clock transmission line 10 having a midpoint E and a second terminal 2 disposed at a first location B and receiving a system clock signal System CLOCK from an intermediate point E at a second location, A synchronous section 20 for generating a second clock signal WCLOCK synchronized with the first clock signal RCLOCK propagated to the clock transmission line 10 and supplying the second clock signal WCLOCK to the first terminal B of the clock transmission line 10, A master 40 for outputting data in synchronization with a first clock signal RCLOCK supplied to the first end B and inputting data in synchronization with a system clock signal, (B) and the middle point (E) of the clock transmission line (10) and the second end (H) and the middle point (E) of the clock transmission line (10) Point (E) And inputting data output from the master 40 in synchronization with the second clock signal WCLOCK propagating from the first end B to the intermediate point E from the intermediate point E to the second end And a slave 60 for outputting data to be input to the master 40 in synchronization with the first clock signal RCLOCK propagated to the master clock H.
도 4 는 본 발명에 의한 신호처리장치의 또 다른 바람직한 일실시예를 나타낸 회로도로서 동기부(20)가 마스터(40) 내부에 위치한 경우이다.Fig. 4 is a circuit diagram showing another preferred embodiment of the signal processing apparatus according to the present invention, in which the synchronizer 20 is located inside the master 40. Fig.
본 발명의 제 2 신호처리장치는 제 1 위치(1)에 배치되는 제 1 종단(B) 및 제 2 종단(H)과, 상기 제 1 위치(1)와 마주보는 제 2 위치(2)에 배치되는 중간점(E)을 가지는 클럭전송라인(10)과, 제 1 위치(1)에 배치되고 시스템 클럭신호(System CLOCK)를 입력하여 제 2 종단(H)에 공급되는 제 1 클럭신호(RCLOCK)에 동기하여 제2 클럭신호(WCLOCK)를 발생하고 발생된 제 2 클럭신호를 제 1 종단(1)에 출력하며 제 2 클럭신호에 동기하여 데이터를 출력하고 시스템 클럭신호에 동기하여 데이터를 입력하는 마스터(40) 및 마스터(40)로 부터 서로 다른 거리로 떨어져서 제 2 위치(2)까지 배치되고 각 배치된 위치에 대응하는 지점에서 클럭전송라인(10)의 제 1 종단(1)과 중간점(E) 사이 및 제 2 종단(2)과 중간점(E) 사이에 각각 연결되고 제 1 종단으로부터 중간점으로 전파되는 제 2 클럭신호에 동기하여 마스터로부터 출력되는 데이터를 입력하고 상기 중간점으로부터 상기 제 2 종단으로 전파되는 제 1 클럭신호에 동기하여 마스터(40)에 입력될 데이터를 출력하는 슬래이브(60)로 구성된다.The second signal processing apparatus of the present invention includes a first end B and a second end H disposed at a first position 1 and a second end B positioned at a second position 2 facing the first position 1, A first clock signal (CLK) which is provided at a first position (1) and which receives a system clock signal (System CLOCK) and is supplied to a second terminal (H) And outputs the generated second clock signal to the first terminal 1 in synchronization with the first clock signal RCLOCK and outputs the data in synchronization with the second clock signal and outputs the data in synchronization with the system clock signal The first end 1 of the clock transmission line 10 and the second end 2 of the clock transmission line 10 are located at different distances from the input master 40 and the master 40 to the second position 2, The second clock signal, which is connected between the middle point E and between the second terminal 2 and the middle point E and propagates from the first terminal to the intermediate point, And a slave 60 for inputting data output from the master synchronously and outputting data to be input to the master 40 in synchronization with the first clock signal propagated from the intermediate point to the second end.
상기의 두경우 모두 동기부를 구성하는 위상 고정 루프(PLL) 또는 지연 록트 루프(DLL)의 역할은 컨트롤러에 인접하게 설치되어 시스템 클럭과 메모리로부터 전송되어 오는 리드 클럭에 동기되도록 메모리로 전송되는 라이트 클럭을 발생시키는데 있다. 그러면 도 3,도 4의 신호처리장치에서 허용되는 클럭의 최소주기 tCCmin은 리드와 라이트시 각각 다음의 (3)식과 (4)식이 된다.In both of the above cases, the phase locked loop (PLL) or the delay locked loop (DLL), which constitute the synchronizing unit, plays a role of a system clock and a write clock which is transmitted to the memory to be synchronized with the read clock transmitted from the memory . Then, the minimum cycle tCCmin of the clocks allowed in the signal processing apparatuses of FIGS. 3 and 4 is expressed by the following equations (3) and (4) at the time of reading and writing, respectively.
tCCmin ≥ tSACmax_memory + tS_contoller (3)tCCmin ≥ tSACmax_memory + tS_contoller (3)
tCCmin ≥ tSACmax_contoller + tS_memory (4)tCCmin ≥ tSACmax_contoller + tS_memory (4)
이때, tCCmin은 다음의 조건 또한 만족시켜야 한다.At this time, tCCmin must also satisfy the following conditions.
tCCmin ≥ 2tF (5)tCCmin? 2tF (5)
따라서, tSACmax_memory=6nanosecond, tSACmax_contoller=5 nanosecond, tS_contoller=1nanosecond, tS_memory=1nanosecond tF=3nanosecond인 경우, 허용되는 클럭의 최소주기는 7nanosecond가 되어, 본 발명에 의해 구성된 신호처리장치의 최대 동작 주파수는 142MHZ까지 가능하게 된다.Therefore, when tSACmax_memory = 6nanosecond, tSACmax_contoller = 5 nanosecond, tS_contoller = 1nanosecond, and tS_memory = 1nanosecond tF = 3nanosecond, the minimum period of the allowable clock is 7nanosecond and the maximum operating frequency of the signal processing apparatus configured by the present invention is 142MHZ .
도 5 는 본 발명에 의한 신호처리 장치의 리드 동작을 나타낸 파형도로서, 복수의 메모리는 CAS LATENCY=3, BURST LENGTH=1의 조건에서 동작한다고 가정하였다. 여기에서 CAS LATENCY의 의미는 각 메모리가 명령(COMMAND)를 받아들인 이후부터 리드 클럭(RCLOCK)의 토글링된 수를 의미한다.5 is a waveform diagram showing a read operation of the signal processing apparatus according to the present invention. It is assumed that a plurality of memories operate under the conditions of CAS LATENCY = 3 and BURST LENGTH = 1. The meaning of CAS LATENCY here is the number of toggled read clocks (RCLOCK) since each memory accepts a command.
시스템 클럭과 클럭 전송라인의 중간점(E)에서 회귀되어온 제 1 클럭신호(RCLOCK)에 동기되어 시스템 컨트롤러로 부터 라이트명령이 발생되면 컨트롤러에서 가장 인접한 메모리(M1)는 약간의 시간 지연후 라이트명령에 의해 데이터를 받아들이고 가장 멀리 위치한 메모리(Mn)는 M1보다 더 늦은 시간에 데이터를 받아들인다. 그러나 메모리(Mn)의 데이터가 먼저 출력되기 때문에 메모리(M1)과 메모리(Mn)의 출력 데이터는 3번의 클럭 토글후 동일한 시간에 컨트롤러에 접수된다.If a write command is generated from the system controller in synchronization with the first clock signal RCLOCK returned from the midpoint E between the system clock and the clock transmission line, And the memory (Mn) located farthest receives data at a later time than M1. However, since the data of the memory Mn is output first, the output data of the memory M1 and the memory Mn are received by the controller at the same time after the three clocks are toggled.
따라서, 도 5 에 보인 바와 같이 본 발명에 의한 신호처리장치에서 리드 데이터는 메모리의 위치에 관계없이 항상 시스템 클럭에 동기되어 컨트롤러에 저장된다.Therefore, as shown in FIG. 5, in the signal processing apparatus according to the present invention, the read data is always stored in the controller in synchronization with the system clock regardless of the position of the memory.
도 6 은 본 발명에 의한 바람직한 신호처리장치의 또 다른 실시예를 나타낸 블록도이다.FIG. 6 is a block diagram showing another preferred embodiment of the signal processing apparatus according to the present invention.
상기의 제 3 신호처리장치는 제 1 위치(1)에 배치되는 제 1 종단(B) 및 제 2 종단(H)과, 제 1 위치(1)와 마주보는 제 2 위치(2)에 배치되는 중간점(E)을 가지는 클럭전송라인(10)과, 제 1 위치(1)에 배치되고 제 1 위치에서 공급되는 시스템 클럭신호(System CLOCK)에 동기하여 데이터를 출력하고 중간점(E)으로부터 제 2 종단(B)으로 전파된 제 1 클럭신호(RCLOCK)에 동기하여 데이터를 입력하는 마스터(20)와, 마스터(20)로 부터 서로 다른 거리로 떨어져서 제 2 위치(2)까지 배치되고 각 배치된 위치에 대응하는 지점에서 클럭전송라인(10)의 제 1 종단(B)과 중간점(E) 사이 및 제 2 종단(H)과 중간점(E) 사이에 각각 연결되고 제 1 종단(B)으로부터 중간점(E)으로 전파되는 제 2 클럭신호(WCLOCK)에 동기하여 마스터(20)로부터 출력되는 데이터를 입력하고 중간점(E)으로부터 제 2 종단(H)으로 전파되는 제 1 클럭신호(RCLOCK)에 동기하여 마스터에 입력될 데이터를 출력하는 슬래이브(40)으로 구성된다.The third signal processing apparatus is disposed at a first end B and a second end H arranged at the first position 1 and at a second position 2 facing the first position 1 A clock transmission line 10 having an intermediate point E and data output in synchronization with a system clock signal (System CLOCK) arranged at a first position 1 and supplied at a first position, A master 20 for inputting data in synchronism with a first clock signal RCLOCK propagated to a second end B and a second clock signal RCLOCK disposed at a second distance 2 away from the master 20, (B) and an intermediate point (E) of the clock transmission line (10) at a point corresponding to the arranged position, and a second end (H) and an intermediate point (E) to the second terminal (H) in synchronization with the second clock signal (WCLOCK) propagated from the intermediate point (E) to the intermediate point (E) In synchronization with the first clock signal (RCLOCK) propagating consists of a slave (40) for outputting data to be input to the master.
상기 신호처리장치의 동작 주파수는 도 3,도 4의 메모리 시스템에서와 같이 (3)～(5)식에 의해 제한받는다. 도 3,도 4 의 메모리 시스템과의 차이점은 컨트롤러에 피드백되는 시스템 클럭이 리드클럭에 의해 동기되지 않는다는 것이다. 그러므로 컨트롤러에 리드 클럭에 동기되어 입력된 데이터를 시스템 클럭과 동기시키는 장치가 필요하며, 버스상에서 시스템 클럭에 대해 CAS LATENCY가 하나 증가한다는 점이다.The operating frequency of the signal processing apparatus is limited by equations (3) to (5) as in the memory system of FIG. 3 and FIG. The difference from the memory system of FIGS. 3 and 4 is that the system clock fed back to the controller is not synchronized by the read clock. Therefore, the controller needs a device that synchronizes the input clock with the system clock in synchronization with the read clock, and increases the CAS LATENCY with respect to the system clock on the bus.
그리고, 도 6 에 보인바와 같이 본 발명에 의한 신호처리장치에서 리드 데이터는 메모리의 위치에 관계없이 항상 시스템 클럭에 동기되어 컨트롤러에 저장된다.As shown in Fig. 6, in the signal processing apparatus according to the present invention, the read data is always stored in the controller in synchronization with the system clock, regardless of the position of the memory.
따라서, 상술한 바와 같이 본 발명에서는 위상 고정 루프를 사용하여 마스터와 슬레이브 터미널에서의 데이터와 동기부에서 발생하는 클럭신호간의 전송라인 전파시간을 일치시킴으로써, 종래의 신호처리장치 보다 훨씬 높은 주파수에서 슬레이브의 데이터 입출력이 가능해지고 신호처리장치의 전송속도 증가뿐만 아니라 시스템의 성능향상에 기여할 수 있다.As described above, according to the present invention, by using the phase locked loop to match the transmission line propagation time between the data in the master and slave terminals and the clock signal generated in the synchronous unit, The data input / output of the signal processing apparatus can be performed and the transmission speed of the signal processing apparatus can be increased and the performance of the system can be improved.
Claims (8)
Priority Applications (1)
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| KR1019960029639A KR100222041B1 (en) | 1996-07-22 | 1996-07-22 | Signal processing apparatus |
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| KR980011455A true KR980011455A (en) | 1998-04-30 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505496B1 (en) * | 2000-12-04 | 2005-07-29 | 인터내셔널 비지네스 머신즈 코포레이션 | Synchronous memory modules and memory systems with selectable clock termination |
-
1996
- 1996-07-22 KR KR1019960029639A patent/KR100222041B1/en not_active IP Right Cessation
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|---|---|---|---|---|
| KR100505496B1 (en) * | 2000-12-04 | 2005-07-29 | 인터내셔널 비지네스 머신즈 코포레이션 | Synchronous memory modules and memory systems with selectable clock termination |
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| KR100222041B1 (en) | 1999-10-01 |
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