KR980007751A - Apparatus and method for parallel processing of MPEG-2 variable-length decoder - Google Patents

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류화영
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구자홍
엘지전자 주식회사
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Abstract

본 발명은 MPEG2의 비디오 디코더에 관한 것으로 특히, 비디오 디코더의 가변길이 디코더(Variable Length Decoder : VLD)의 병렬처리장치 및 방법에 관한 것이다.The present invention relates to an MPEG2 video decoder, and more particularly, to an apparatus and method for parallel processing of a variable length decoder (VLD) of a video decoder.

본 발명에 따른 엠펙2의 가변길이 디코더의 병렬처리장치 및 방법은 비트스트림 요구 신호의 우선순위를 결정하고, 입력 비트스트림 요구신호가 입력되면 비디오 비트스트림에서 슬라이스 스타트 코드에서 슬라이스 스타트 코드를 검출하는 단계와, 상기 단계에서 슬라이스 스타트 코드가 검출되면 비디오 비트스트림 저장 및 이때 어드레스를 저장하고, 슬라이스 스타트 코드가 검출되지 않으면 상기 비디오 비트스트림을 저장하는 단계와, 오드 및 이븐 슬라이스 비트스트림 요구신호가 입력되면 해당 슬라이스의 위치 어드레스의 비디오 비트스트림을 읽어 저장하는 단계와, 상기 저장된 비디오 비트스트림을 각각 가변길이 디코딩하여 출력하는 단계로 이루어짐을 특징으로 하여 각 슬라이스 비트스트림의 위치를 저장하여 하나의 VBV 버퍼 사이즈의 비디오 비트스트림 버퍼를 이용하여 병렬처리하므로 메모리 효율성이 높고, 경제적이다.An apparatus and method for parallel processing a variable length decoder of MPEG-2 according to the present invention determines priority of a bitstream request signal and detects a slice start code in a slice start code in a video bitstream when an input bitstream request signal is input Storing a video bitstream storage and an address at this time if the slice start code is detected and storing the video bitstream if no slice start code is detected; A step of reading and storing a video bit stream of a position address of the corresponding slice, and a step of variable length decoding the stored video bit stream and outputting the resultant video bit stream, size Since parallel processing using a video bitstream buffer memory with high efficiency, is economical.

Description

엠펙2 가변길이 디코더의 병렬처리장치 및 방법Apparatus and method for parallel processing of MPEG-2 variable-length decoder

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is a trivial issue, I did not include the contents of the text.

제2도는 본 발명에 따른 가변길이 디코더의 병렬처리장치의 구성을 보여주는 블록도.FIG. 2 is a block diagram showing a configuration of a parallel processor of a variable-length decoder according to the present invention; FIG.

제3도는 제2도의 비디오 비트스트림 버퍼와 슬라이스 위치 메모리에 대한 도면.Figure 3 shows a diagram of a video bitstream buffer and a slice location memory of Figure 2;

제4도는 본 발명에 따른 가변길이 디코더의 병렬처리방법을 보여주는 플로우 챠트.FIG. 4 is a flow chart showing a parallel processing method of a variable-length decoder according to the present invention;

Claims (5)

입력되는 비디오 비트스트림을 일시 저장하는 입력 저장부와, 비트스트림 요구 신호에 따라 해당 비트스트림을 입출력하도록 제어하는 제어부와 상기 입력저장부의 비트스트림 요구 신호에 의해 상기 입력저장부의 비디오 비트스트림을 순서대로 저장하는 비디오 비트스트림 저장부와, 상기 비디오 비트스트림 저장부에 저장된 각 슬라이스 비트스트림의 스타트 어드레스를 저장하는 슬라이스 위치 어드레스 저장부와, 상기 제어부로 비트스트림 요구신호를 출력하여 해당 슬라이스 비트스트림을 입력받아 저장하는 슬라이스 비트스트림 저장부와, 상기 슬라이스 비트스트림 저장부의 각 슬라이스 비트스트림을 가변 길이 디코딩하여 출력하는 VLD부로 구성됨을 특징으로 하는 엠펙2 가변길이 디코더의 병렬처리장치.An input storage unit for temporarily storing an input video bit stream; a control unit for controlling input / output of the corresponding bit stream according to a bit stream request signal; and a control unit for, in accordance with a bit stream request signal of the input storage unit, A slice position address storage unit for storing a start address of each slice bit stream stored in the video bit stream storage unit; and a control unit for outputting a bit stream request signal to the control unit, And a VLD unit for performing variable length decoding on each slice bit stream in the slice bit stream storage unit and outputting the resultant data. 1항에 있어서, 슬라이스 비트스트림 저장부는 상기 제어부로 비트스트림 요구 신호의 출력에 따른 헤드, 오드 슬라이스 비트스트림을 입력받아 저장하는 오드 슬라이스 비트스트림 버퍼와, 상기 제어부로 비트스트림 요구 신호의 출력에 따른 이븐 슬라이스 비트스트림을 입력받아 저장하는 이븐 슬라이스 비트스트림 버퍼로 구성됨을 특징으로 하는 엠펙2 가변길이 디코더의 병렬처리장치.[2] The apparatus of claim 1, wherein the slice bitstream storage comprises an odd slice bitstream buffer for receiving and storing a head and an odd slice bitstream according to the output of the bitstream request signal to the controller, And an even slice bit stream buffer for receiving and storing the even slice bit stream. 제1항 내지 제2항에 있어서, 제어부는 상기 비디오 비트스트림 저장부의 비트스트림 요구신호, 오드 슬라이스 비트스트림 버퍼의 비트스트림 요구신호, 이븐 슬라이스 비트스트림 버퍼의 비트스트림 요구신호순의 우선 순위를 가지고 있음을 특징으로 하는 엠펙2 가변길이 디코더의 병렬처리장치.The apparatus of claim 1, 2 or 3, wherein the controller has a bit stream request signal of the video bit stream storage unit, a bit stream request signal of the odd slice bit stream buffer, and a bit stream request signal order of the even slice bit stream buffer Length decoder of the MPEG-2 variable-length decoder. 비트스트림 요구신호순의 우선 순위를 결정하고, 입력 비트스트림 요구 신호가 입력되면 비디오 비트스트림에서 슬라이스 스타트 코드를 검출하는 단계와, 상기 단계에서 슬라이스 스타트 코드가 검출되면 비디오 비트스트림저장 및 이때 어드레스를 저장하고, 슬라이스 스타트 코드가 검출되지 않으면 상기 비디오 비트스트림을 저장하는 단계와, 오드 및 이븐 슬라이스 비트스트림 요구신호가 입력되면 해당 슬라이스의 위치 어드레스의 비디오 비트스트림을 읽어 저장하는 단계와, 상기 저장된 비디오 비트스트림을 각각 가변길이 디코딩하여 출력하는 단계로 이루어짐을 특징으로 하는 엠펙2 가변길이 디코더의 병렬처리방법.The method comprising the steps of: determining a priority order of a bitstream request signal and detecting a slice start code in a video bitstream when an input bitstream request signal is input; and if a slice start code is detected in the video bitstream, Storing the video bit stream if a slice start code is not detected; reading and storing a video bit stream of a position address of the slice when an odd and even slice bit stream request signal is input; And outputting the variable-length decoded stream to the variable-length decoding unit. 제4항에 있어서, 비트스트림 요구신호의 요구순위는 입력 비트스트림 요구신호, 오드 슬라이스 비트스트림 요구신호, 이븐 슬라이스 비트스트림 요구신호임을 특징으로 하는 엠펙2 가변길이 디코더의 병렬처리방법.5. The parallel processing method of an MPEG2 variable length decoder according to claim 4, wherein the request order of the bit stream request signal is an input bit stream request signal, an odd slice bit stream request signal, and an even slice bit stream request signal.
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* Cited by examiner, † Cited by third party
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