KR960020536A - Video decoding device capable of controlling encoded video data - Google Patents

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다까노 야스아끼
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Abstract

비디오 스트림을 저장하기 위한 버퍼가 오버플로윙 및/또는 언더플로웡하는 것을 방지할 수 있는 MPEG비디오 디코더가 기술된다. 비디오 디코딩 장치는 디코드된 픽처를 생성하기 위해 일련의 픽처를 포함하는 코드된 비디오 비트 스트림을 디코드한다. 비디오 디코딩 장치는 비디오 비트 스트림을 일시적으로 저장하기 위한 비트 버퍼; 디코드된 픽처를 생성하기 위해 비트 버퍼로부터 출력된 비디오 비트 스트링을 수신하고 비디오 비트 스트림을 디코딩하기 위한 디코딩 회로, 및 비트 버퍼내에 저장된 비디오 비트 스트림의 데이타량에 기초하여 비트 버퍼로부터 디코딩 회로에 공급될 비디오 비트 스트림의 양을 제어하기 위한 비디오 비트 스트림 제어 회로를 포함한다.An MPEG video decoder is described that can prevent the buffer for storing the video stream from overflowing and / or underflowing. The video decoding apparatus decodes a coded video bit stream comprising a series of pictures to produce a decoded picture. The video decoding apparatus includes a bit buffer for temporarily storing a video bit stream; A decoding circuit for receiving a video bit string output from the bit buffer to generate a decoded picture and decoding the video bit stream, and to be supplied from the bit buffer to the decoding circuit based on the data amount of the video bit stream stored in the bit buffer. Video bit stream control circuitry for controlling the amount of video bit stream.

Description

인코드된 비디오 데이타를 제어할 수 있는 비디오 디코딩 장치Video decoding device capable of controlling encoded video data

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

제3도는 본 발명의 제1 및 제2실시예에 따른 MPEG 비디오 디코드를 도시하는 블럭 회로도,3 is a block circuit diagram showing MPEG video decode according to the first and second embodiments of the present invention;

제4도는 제1실시예에 따른 비트 버퍼내의 비디오 스트림의 점유량 및 시간간의 관계를 도시하는 그래프,4 is a graph showing the relationship between the occupancy and time of a video stream in a bit buffer according to the first embodiment;

제5도는 제2실시예에 따른 비트 버퍼내의 비디오 스트림의 점유량 및 시간간의 관계를 도시하는 그래프.5 is a graph showing the relationship between the occupancy and time of a video stream in a bit buffer according to the second embodiment.

Claims (23)

디코드된 픽처를 생성하기 위해 일련의 픽처들을 포함하는 코드된 비디오 비트 스트림을 디코딩하기 위한 비디오 디코딩 장치에 있어서, 상기 비디오 비트 스트림을 일시적으로 저장하기 위한 비트 버퍼; 디코드된 픽처를 생성하기 위해 상기 비트 버퍼로부터 출력된 상기 비디오 비트 스트링을 수신하고, 상기 비디오 비트 스트림을 디코딩하기 위한 디코딩 회로; 및 상기 비트 버퍼 및 상기 디코딩 회로에 동작적으로 접속되고, 상기 비트 버퍼내에 저장된 상기 비디오 비트 스트림의 데이량에 기초하여 상기 비트 버퍼로부터 상기 디코딩 회로에 인가될 상기 비디오 비트 스트림의 양을 제어하기 위한 비디오 비트 스트림 제어 회로를 포함하고, 상기 제어 회로는 상기 비트 버퍼내에 저장된 데이타량이 상기 비트 버퍼내에 최적으로 저장될 수 있는 상기 비디오 비트 스트림의 양인 선정된 임계값을 초과하는 지를 판단하기 위한 수단을 포함하고, 상기 비트 버퍼내에 저장된 상기 데이타량이 상기 임계값을 초과하는 한, 상기 비디오 비트 스트림이 상기 비트 버퍼로부터 상기 디코딩 회로에 공급되는 것을 방지하기 위해 상기 비디오 비트 스트림의 일부를 스킵하도록 동작하는 것을 특징으로 하는 비디오 디코딩 장치.A video decoding apparatus for decoding a coded video bit stream comprising a series of pictures to produce a decoded picture, comprising: a bit buffer for temporarily storing the video bit stream; Decoding circuitry for receiving the video bit string output from the bit buffer to produce a decoded picture and decoding the video bit stream; And operatively connected to the bit buffer and the decoding circuit, for controlling the amount of the video bit stream to be applied from the bit buffer to the decoding circuit based on the amount of data of the video bit stream stored in the bit buffer. A video bit stream control circuit, the control circuit including means for determining if the amount of data stored in the bit buffer exceeds a predetermined threshold, the amount of the video bit stream that can be optimally stored in the bit buffer. And skip a portion of the video bit stream to prevent the video bit stream from being supplied from the bit buffer to the decoding circuit, as long as the amount of data stored in the bit buffer exceeds the threshold. Video decoding Value. 제1항에 있어서, 상기 비디오 비트 스트림 제어 회로는 상기 디코드된 픽처의 재생 속도에 비례하여 상기 임계값을 변화시키는 것을 특징으로 하는 비디오 디코딩 장치.The video decoding apparatus of claim 1, wherein the video bit stream control circuit changes the threshold value in proportion to a reproduction speed of the decoded picture. 제2항에 있어서, 상기 비디오 비트 스트림 제어 회로는 상기 비트 버퍼내에 저장된 상기 데이타량이 상기 임계값을 초과하는 한, 픽처의 단위로 상기 비디오 비트 스트림의 일부를 스킵하도록 동작하는 것을 특징으로 하는 비디오 디코딩 장치.3. The video decoding of claim 2, wherein the video bit stream control circuit is operative to skip a portion of the video bit stream in units of pictures as long as the amount of data stored in the bit buffer exceeds the threshold. Device. 제2항에 있어서, 상기 비디오 비트 스트림 제어 회로는 상기 비디오 비트 스트림내에 포함된 시퀀스 헤더에 의해 규정된 비디오 버퍼링 검공기(Video Buffering Verifier; VBV) 버퍼 크기, 비트 레이트 및 픽처 레이트와, 정상 재생 속도에 대한 실제 재생 속도의 배율에 기초하여 상기 임계값을 변화시키는 것을 특징으로 하는 비디오 디코딩 장치.3. The video bit stream control circuitry of claim 2, wherein the video bit stream control circuitry comprises a Video Buffering Verifier (VBV) buffer size, bit rate and picture rate defined by a sequence header included in the video bit stream, and a normal playback speed. And varying the threshold based on a multiplier of the actual playback rate for. I-픽처, P-픽처 및 B-픽처를 포함하는 일련의 픽처들을 포함하는 코드된 비디오 비트 스트림을 디코딩 하기 위한 비디오 디코딩 장치에 있어서, 상기 비디오 비트 스트림을 일시적으로 저장하기 위한 비트 버퍼; 디코드된 픽처를 생성하기 위해 상기 비트 버퍼로부터 출력된 상기 비디오 비트 스트림을 수신하고, 상기 비디오 비트 스트림을 디코딩하기 위한 디코딩 회로, 및 상기 비트 버퍼 및 상기 디코딩 회로에 동작적으로 접속되고, 상기 비트 버퍼내에 저장된 상기 비디오 비트 스트림의 데이타량에 기초하여 상기 비트 버퍼로부터 상기 디코딩 회로에 공급될 상기 비디오 비트 스트림의 양을 제어하기 위한 비디오 비트 스트림 제어 회로를 포함하고, 상기 제어 회로는 또한 상기 비트 버퍼내에 저장된 데이타량이 상기 비트 버퍼내에 최적으로 저장될 수 있는 상기 비디오 비트 스트림의 양으로 선정된 임계값을 초과하는 지를 판단하고, 상기 디코드된 픽처의 재생 속도에 비례하여 상기 제1임계값을 변화시키도록 동작하는 판단 수단을 포함하고, 상기 I-픽처 및 상기 P-픽처의 상기 비디오 비트 스트림이 상기 디코딩 회로에 공급되는 것을 허용하도록 동작하고, 상기 비트 버퍼내에 저장된 상기 데이타량이 상기 임계값을 초과하는 한, 상기 비디오 비트 스트림이 상기 비트 버퍼로부터 상기 디코딩 회로에 공급되는 것을 방지하기 위해 상기 B-픽처의 상기 비디오 비트 스트림의 일부를 스킵하도록 동작하는 것을 특징으로 하는 비디오 디코딩 장치.A video decoding apparatus for decoding a coded video bit stream comprising a series of pictures including an I-picture, a P-picture, and a B-picture, comprising: a bit buffer for temporarily storing the video bit stream; Receiving the video bit stream output from the bit buffer to generate a decoded picture, and decoding circuitry for decoding the video bit stream, and operatively connected to the bit buffer and the decoding circuit, the bit buffer A video bit stream control circuit for controlling the amount of the video bit stream to be supplied from the bit buffer to the decoding circuit based on the amount of data of the video bit stream stored therein, the control circuit further comprising within the bit buffer. Determine whether the amount of stored data exceeds a predetermined threshold for the amount of video bit stream that can be optimally stored in the bit buffer, and change the first threshold in proportion to the playback speed of the decoded picture. Determining means for operating, the I-pick And allow the video bit stream of the P-picture to be supplied to the decoding circuit, the video bit stream being decoded from the bit buffer as long as the amount of data stored in the bit buffer exceeds the threshold. And skip over a portion of the video bit stream of the B-picture to prevent it from being supplied to the circuit. 제5항에 있어서, 상기 비디오 비트 스트림 제어 회로는 상기 I-픽처 또는 상기 P-픽처의 상기 비디오 비트 스트림이 상기 비트 버퍼로부터 상기 디코딩 회로에 공급된 후, 상기 비트 버퍼내에 저장된 상기 비디오 비트 스트림의 데이타량이 상기 제1임계값보다 작을 때에도, 다음에 공급될 상기 B-픽처의 상기 비디오 비트 스트림을 스킵하는 것을 특징으로 하는 비디오 디코딩 장치.6. The video bit stream control circuit of claim 5, wherein the video bit stream control circuit is configured to store the video bit stream stored in the bit buffer after the video bit stream of the I-picture or the P-picture is supplied from the bit buffer to the decoding circuit. And skips the video bit stream of the B-picture to be supplied next, even when the data amount is less than the first threshold. 제5항에 있어서, 상기 판단 수단은 상기 비트 버퍼내에 저장된 상기 데이타량이 상기 제1임계값, 및 상기 제1임계값보다 큰 제2임계값을 초과하는 지를 판단하고, 상기 비디오 비트 스트림 제어 회로는 상기 I-픽처 또는 상기 P-픽처의 상기 비디오 비트 스트림이 상기 디코딩 회로에 공급된 후, 상기 비트 버퍼내에 저장된 상기 데이타량이 상기 제1임계값을 초과할 때 상기 B-픽처의 상기 비디오 비트 스트림을 스킵하고, 상기 P-픽처의 상기 비디오 비트 스트림이 상기 디코딩 회로에 공급된 후, 상기 비트 버퍼내에 저장된 상기 데이타량이 상기 제2임계값을 초과할때 상기 B-픽처의 상기 비디오 비트 스트림을 스킵하는 것을 특징으로 하는 비디오 디 코딩 장치.6. The video bit stream control circuit according to claim 5, wherein the determining means determines whether the amount of data stored in the bit buffer exceeds the first threshold value and the second threshold value greater than the first threshold value. After the video bit stream of the I-picture or the P-picture is supplied to the decoding circuit, the video bit stream of the B-picture when the amount of data stored in the bit buffer exceeds the first threshold value. Skips and skips the video bit stream of the B-picture when the amount of data stored in the bit buffer exceeds the second threshold after the video bit stream of the P-picture is supplied to the decoding circuit. And a video decoding device. 제7항에 있어서, 상기 비디오 비트 스트림 제어 회로는 상기 비디오 비트 스트림내에 포함된 시퀀스 헤더에 의해 규정된 비디오 버퍼링 검공기(VBV) 크기, 비트 레이트 및 픽처 레이트와, 정상 재생 속도에 대한 실제 재생 속도의 배율에 기초하여 상기 제1 및 제2임계값을 변화시키는 것을 특징으로 하는 비디오 디코딩 장치.8. The video bit stream control circuitry of claim 7, wherein the video bit stream control circuitry comprises: a video buffering checker (VBV) size, bit rate and picture rate defined by a sequence header included in the video bit stream, and an actual playback speed relative to a normal playback speed. And varying the first and second threshold values based on a magnification of. 디코드된 픽처들을 생성하기 위해 I-픽처, P-픽처 및 B-픽처를 포함하는 일련의 픽처들을 포함하는 코드된 비디오 비트 스트림을 디코딩하기 위한 비디오 디코딩 장치에 있어서, 상기 비디오 비트 스트림내에 포함된 각각의 픽처의 형태를 결정하고, 상기 비디오 비트 스트림의 데이타량을 픽셀마다 분석하기 위한 비디오 비트 스트림 분석기; 상기 비디오 비트 스트림 분석기로부터의 상기 비디오 비트 스트림을 일시적으로 저장하기 위한 비트 버퍼; 디코드된 픽처를 생성하기 위해 상기 비트 버퍼로부터 출력된 상기 비디오 비트 스트림을 수신하고, 상기 비디오 비트 스트림을 디코딩하기 위한 디코딩 회로; 및 상기 비트 버퍼 및 상기 디코딩 회로에 동작적으로 접속되고, 상기 비트 버퍼내에 저장된 상기 비디오 비트 스트림의 데이타량에 기초하여 상기 비트 버퍼로부터 상기 디코딩 회로에 공급될 상기 비디오 비트 스트림의 양을 제어하기 위한 비디오 비트 스트림 제어 회로를 포함하고, 상기 제어 회로는 상기 비트 버퍼내에 저장된 데이타량이 상기 비트 버퍼내에 최적으로 저장될 수 있는 상기 비디오 비트 스트림의 양으로 선정된 임계값을 초과하는 지를 판단하고, 상기 디코드된 픽처의 재생 속도에 비레하여 상기 임계값을 변화시키도록 동작하는 판단 수단을 포함하고, 상기 판단 수단이 상기 비트 버퍼내에 저장된 상기 데이타량이 상기 임계값을 초과한다고 판단할 때, 상기 제어 회로는 상기 비디오 비트 스트림이 상기 비트 버퍼로부터 상기 디코딩 회로에 공급되는 것을 방지하기 위해 픽처의 단위로 상기 비디오 스트림의 일부를 선택적으로 스킵하기 위해 동작하고, 스킵될 상기 부분은 상기 비디오 비트 스트림 분석기에 의해 검출된 각각의 픽처의 형태, 및 각각의 픽처에 대한 상기 데이타량에 기초하여 선택되는 것을 특징으로 하는 비디오 디코딩 장치.A video decoding apparatus for decoding a coded video bit stream comprising a series of pictures comprising an I-picture, a P-picture, and a B-picture to produce decoded pictures, each of which is included in the video bit stream. A video bit stream analyzer for determining a shape of a picture of the and analyzing the data amount of the video bit stream for each pixel; A bit buffer for temporarily storing the video bit stream from the video bit stream analyzer; Decoding circuitry for receiving the video bit stream output from the bit buffer to produce a decoded picture and decoding the video bit stream; And operatively connected to the bit buffer and the decoding circuit, for controlling the amount of the video bit stream to be supplied from the bit buffer to the decoding circuit based on the amount of data of the video bit stream stored in the bit buffer. A video bit stream control circuit, wherein the control circuit determines whether the amount of data stored in the bit buffer exceeds a predetermined threshold value of the amount of the video bit stream that can be optimally stored in the bit buffer, and decodes the decode. Determining means operative to change the threshold value in proportion to the reproduction speed of the taken picture, and when the determining means determines that the amount of data stored in the bit buffer exceeds the threshold value, A video bit stream from the bit buffer Operative to selectively skip a portion of the video stream in units of pictures to prevent supply to a ding circuit, wherein the portion to be skipped is in the form of each picture detected by the video bit stream analyzer, and each And the video decoding apparatus is selected based on the amount of data for the picture. 제9항에 있어서, 상기 디코딩 회로에 의해 생성된 디코드된 픽처를 저장하기 위한 프레임 버퍼를 더 포함하고, 상기 프레임 버퍼는 상기 디코딩 회로에 의해 실행될 역방향 예측에 사용될 디코드된 I-픽처 또는 P-픽처를 저장하기 위한 순방향 참조 영역; 상기 디코딩 회로에 의해 실행될 순방향 예측에 사용될 디코드된 I-픽처 또는 P-픽처를 저장하기 위한 역방향 참조 영역; 및 디코드된 B-픽처를 저장하기 위한 B-픽처 저장 영역을 포함하고, 상기 비디오 비트 스트림 제어 회로는 상기 비디오 스트림내의 상기 B-픽처를 스킵핑할때 상기 비트 버퍼용 확장 메모리로서 상기 B-픽처 저장 영역을 사용하는 것을 특징으로 하는 비디오 디코딩 장치.10. The apparatus of claim 9, further comprising a frame buffer for storing decoded pictures generated by the decoding circuit, the frame buffer being decoded I-picture or P-picture to be used for backward prediction to be executed by the decoding circuit. A forward reference region for storing a; A backward reference region for storing a decoded I-picture or P-picture to be used for forward prediction to be executed by the decoding circuit; And a B-picture storage area for storing a decoded B-picture, wherein the video bit stream control circuitry is the extension memory for the bit buffer when skipping the B-picture in the video stream. A video decoding apparatus using a storage area. 제9항에 있어서, 상기 디코딩 회로는 1 프레임 기간내에 2개의 디코드된 I-픽처 또는 P-픽처를 연속적으로 생성하고, 순방향 예측 디코딩 또는 역방향 예측 디코딩시의 참조 픽처로서 제1 I-픽처 또는 P-픽처를 저장하며, 제2 I-픽처 또는 P-픽처를 출력하여, 상기 제2 I-픽처 또는 P-픽처가 재생 픽처로서 디코드되는 것을 특징으로 하는 비디오 디코딩 장치.10. The apparatus of claim 9, wherein the decoding circuit continuously generates two decoded I-pictures or P-pictures within one frame period, and the first I-picture or P as a reference picture in forward prediction decoding or backward prediction decoding. -Store a picture and output a second I-picture or P-picture so that the second I-picture or P-picture is decoded as a playback picture. 제10항에 있어서, 상기 디코딩 회로는 1 프레임 기간내에 2개의 디코드된 I-픽처 또는 P-픽처를 연속적으로 생성하고, 순방향 예측 디코딩 또는 역방향 예측 디코딩시의 참조 픽처로서 제1 I-픽처 또는 P-픽처를 상기 B-픽처 저장 영역에 저장하며, 제2 I-픽처 또는 P-픽처를 출력하여, 재생 픽처로서 상기 제2 I-픽처 또는 P-픽처가 디코드되는 것을 특징으로 하는 비디오 디코딩 장치.12. The apparatus of claim 10, wherein the decoding circuit continuously generates two decoded I-pictures or P-pictures within one frame period, and the first I-picture or P as a reference picture in forward prediction decoding or backward prediction decoding. -Store a picture in the B-picture storage area, output a second I-picture or a P-picture, and decode the second I-picture or P-picture as a playback picture. 제9항에 있어서, 상기 비디오 비트 스트림 제어 회로는 상기 비디오 비트 스트림내에 포함된 시퀀스 헤더에 의해 규정된 비디오 버퍼링 검공기(VBV) 버퍼 크기, 비트 레이트 및 픽처 레이트와, 정상 재생 속도에 대한 실제 재생 속도의 배율에 기초하여 상기 임계값을 변화시키는 것을 특징으로 하는 비디오 디코딩 장치.10. The video bit stream control circuitry of claim 9, wherein the video bit stream control circuitry is configured to perform video buffering checker (VBV) buffer size, bit rate and picture rate defined by a sequence header included in the video bit stream, and to actual playback for normal playback speed. And varying the threshold value based on a magnification of the speed. 디코드된 픽처를을 생성하기 위해 일련의 I-픽처, P-픽처 및 B-픽처를 포함하는 코드된 비디오 비트 스트림을 디코딩하기 위한 비디오 디코딩 장치에 있어서, 비트 레이트를 픽처 레이트로 나누어서 얻은 값을 비디오 버퍼링 검공기(VBV) 버퍼 크기에 더함으로써 규정된 용량을 갖고 있고, 상기 비디오 비트 스트림을 일시적으로 저장하기 위한 비트 버퍼; 디코드된 픽처를 생성하기 위해 상기 비트 버퍼로부터 출력된 상기 비디오 비트 스트림을 수신하고, 상기 비디오 비트 스트림을 디코딩하기 위한 디코딩 회로; 및 상기 비트 버퍼 및 상기 디코딩 회로에 동작적으로 접속되고, 상기 비트 버퍼내에 저장된 상기 비디오 비트 스트림의 데이타량에 기초하여 상기 비트 버퍼로부터 상기 디코딩 회로에 공급될 상기 비디오 비트 스트림의 양을 제어하기 위한 비디오 비트 스트림을 포함하고, 상기 제어 회로는 상기 비트 버퍼내에 저장된 데이타량이 상기 VBV 버퍼 크기를 나타내는 제1임계값, 및 상기 비스 레이트를 상기 픽처로 나눈 값을 상기 VBV 버퍼 크기에 더함으로써 얻어진 값을 나타내는 제2임계값을 초과하는지를 판단하기 위한 수단을 포함하고, 상기 제어 회로는 상기 I-픽처 및 상기 P-픽처의 상기 비디오 비트 스트림이 상기 디코딩 회로에 공급되게 하기 위해 동작하고, 상기 비트 버퍼내에 저장된 상기 데이타량이 상기 제1임계값과 상기 제2임계값 사이인 한, 상기 B-픽처의 상기 비디오 비트 스트림이 상기 비트 버퍼로부터 상기 디코딩 회로에 공급되는 것을 방지하기 위해 상기 B-픽처의 상기 비디오 비트 스트림을 스킵하도록 동작하며, 상기 비트 버퍼내에 저장된 상기 데이타량이 상기 제2임계값을 초과하는 한 픽처의 형태에 상관없이 상기 비디오 비트 스트림의 일부를 스킵하도록 동작하는 것을 특징으로 하는 비디오 디코딩 장치.A video decoding apparatus for decoding a coded video bit stream comprising a series of I-pictures, P-pictures, and B-pictures to produce a decoded picture, comprising: dividing a bit rate by a picture rate to obtain a video A bit buffer having a defined capacity by adding to a buffering detector (VBV) buffer size and for temporarily storing the video bit stream; Decoding circuitry for receiving the video bit stream output from the bit buffer to produce a decoded picture and decoding the video bit stream; And operatively connected to the bit buffer and the decoding circuit, for controlling the amount of the video bit stream to be supplied from the bit buffer to the decoding circuit based on the amount of data of the video bit stream stored in the bit buffer. And a video bit stream, wherein the control circuit is configured to add a first threshold value representing the amount of data stored in the bit buffer to indicate the VBV buffer size, and a value obtained by adding the bit rate divided by the picture to the VBV buffer size. Means for determining if a second threshold value is exceeded, wherein the control circuit is operative to cause the video bit stream of the I-picture and the P-picture to be supplied to the decoding circuit, and within the bit buffer. As long as the amount of data stored is between the first threshold and the second threshold, Operate to skip the video bit stream of the B-picture to prevent the video bit stream of the B-picture from being supplied to the decoding circuit from the bit buffer, and wherein the amount of data stored in the bit buffer is And skip over a portion of the video bit stream regardless of the shape of the picture as long as it exceeds a threshold. 제14항에 있어서, 상기 비디오 비트 스트림 제어 회로는 상기 비트 버퍼로부터 출력된 상기 비디오 비트 스트림내에 포함된 픽처 헤더에 기초하여 픽처의 형태를 판정하기 위한 픽처 헤더 검출기를 포함하는 것을 특징으로 하는 비디오 디코딩 장치.15. The video decoding apparatus of claim 14, wherein the video bit stream control circuit comprises a picture header detector for determining a shape of a picture based on a picture header included in the video bit stream output from the bit buffer. Device. 제14항에 있어서, 상기 비트 버퍼는 상기 비트 레이트를 상기 픽처 레이트로 나누어서 얻어진 값 및 마진 값을 상기 VBV 버퍼 크기에 더함으로써 규정된 용량을 갖는 것을 특징으로 하는 비디오 디코딩 장치.15. The video decoding apparatus of claim 14, wherein the bit buffer has a defined capacity by adding a value obtained by dividing the bit rate by the picture rate and a margin value to the VBV buffer size. 디코드된 픽처들을 생성하기 위해 일련의 픽처들을 포함하는 코드된 비디오 비트 스트림을 디코딩하기 위한 비디오 디코딩 장치에 있어서, 상기 비디오 비트 스트림을 일시적으로 저장하기 위한 비트 버퍼; 디코드된 핀처를 생성하기 위해 상기 비트 버퍼로부터 출력된 상기 비디오 비트 스트림을 수신하고, 상기 비디오 비트 스트림을 디코딩하기 위한 디코딩 회로; 및 상기 비트 버퍼내에 저장된 상기 비디오 비트 스트림의 데이타 량에 기초하여 상기 비트 버퍼의 판독 동작 및 상기 디코딩 회로의 디코딩 동작을 제어하기 위한 것이고, 상기 비트 버퍼의 언더플로우가 발생하는 시점으로부터 언더플로우가 해제되는 시점까지의 기간 동안 이미 디코드된 픽처를 공급하기 위해 상기 비트 버퍼의 상기 판독 동작 및 상기 디코딩 회로의 상기 디코딩 동작을 금지시키도록 동작하는 동작 제어 회로를 포함하는 것을 특징으로 하는 비디오 디코딩 장치.A video decoding apparatus for decoding a coded video bit stream comprising a series of pictures to produce decoded pictures, comprising: a bit buffer for temporarily storing the video bit stream; Decoding circuitry for receiving the video bit stream output from the bit buffer to generate a decoded pincher and decoding the video bit stream; And controlling the read operation of the bit buffer and the decoding operation of the decoding circuit based on the amount of data of the video bit stream stored in the bit buffer, and the underflow is released from the time when the underflow of the bit buffer occurs. And an operation control circuit operable to prohibit the read operation of the bit buffer and the decoding operation of the decoding circuit for supplying the already decoded picture for a period up to the point in time. 제17항에 있어서, 상기 동작 제어 회로는 상기 비트 버퍼내에 저장된 데이타량이 상기 비디오 비트 스트림의 양으로서 선정되고, 상기 비트 버퍼의 언더플로우의 가능성을 나타내는 임계값을 초과하는 지를 판단하기 위한 수단을 더 포함하고, 상기 비트 버퍼내에 저장된 상기 데이타량이 상기 임계값보다 작은 한, 이미 디코드 된 픽처를 공급하기 위해 상기 비트 버퍼의 상기 판독 동작 및 상기 디코딩 회로의 상기 디코딩 동작을 금지시키도록 동작하는 것을 특징으로 하는 비디오 디코딩 장치.18. The apparatus of claim 17, wherein the operation control circuit further comprises means for determining if the amount of data stored in the bit buffer is selected as the amount of the video bit stream and exceeds a threshold that indicates the likelihood of underflow of the bit buffer. And inhibit the read operation of the bit buffer and the decoding operation of the decoding circuit to supply an already decoded picture so long as the amount of data stored in the bit buffer is smaller than the threshold. Video decoding device. 제18항에 있어서, 상기 임계값은 상기 비트 레이트에 상기 비디오 버퍼링 검공기(VBV) 지연값을 곱함으로써 얻어진 값으로 설정되는 것을 특징으로 하는 비디오 디코딩 장치.19. The video decoding apparatus of claim 18, wherein the threshold is set to a value obtained by multiplying the bit rate by the video buffering air delay (VBV) delay value. 제17항에 있어서, 상기 픽처들은 I-픽처, P-픽처 및 B-픽처은 포함하고, 상기 동작 제어 회로는 상기 비트 버퍼로부터 출력된 상기 비디오 비트 스트림에 포함된 픽처 헤더에 기초하여 픽처의 형태를 판단하고, 상기 비트 버퍼내의 상기 언더플로우가 상기 B-픽처의 디코딩 동안 발생될 때, 상기 비디오 비트 스트림의 잔여 부분을 스킵하고, 디코딩을 계속하는 것을 특징으로 하는 비디오 디코딩 장치.18. The apparatus of claim 17, wherein the pictures include an I-picture, a P-picture, and a B-picture, and the operation control circuitry takes the form of a picture based on a picture header included in the video bit stream output from the bit buffer. Determine, and when the underflow in the bit buffer occurs during decoding of the B-picture, skips the remaining portion of the video bit stream and continues decoding. 제17항에 있어서, 상기 픽처들은 I-픽처, P-픽처 및 B-픽처를 포함하고, 상기 동작 제어 회로는 상기 비트 버퍼로부터 출력된 상기 비디오 비트 스트림에 포함된 픽처 헤더에 기초하여 픽처의 형태를 판단하고, 상기 비트 버퍼내의 상기 언더플로우가 상기 I-픽처 또는 상기 P-픽처의 디코딩 동안 발생될 때에는 상기 디코딩을 인터럽트하고, 상기 언더플로우의 해제 이후에 상기 I-픽처 또는 P-픽처의 상기 비디오 비트 스트림을 계속 디코딩하는 것을 특징으로 하는 비디오 디코딩 장치.18. The apparatus of claim 17, wherein the pictures include an I-picture, a P-picture, and a B-picture, and wherein the motion control circuitry is in the form of a picture based on a picture header included in the video bit stream output from the bit buffer. Determine if the underflow in the bit buffer occurs during the decoding of the I-picture or the P-picture and interrupt the decoding after the underflow of the I-picture or P-picture And a video decoding device continuously decoding the video bit stream. 제21항에 있어서, 상기 디코딩 회로에 의해 발생된 디코드된 픽처를 저장하기 위한 프레임 버퍼를 더 포함하고, 상기 프레임 버퍼는 상기 디코딩 회로에 의해 실행될 역방향 예측 디코딩에 사용될 디코드된 I-픽처 또는 P-픽처를 저장하기 위한 순방향 강조 영역; 상기 디코딩 회로에 의해 실행될 순방향 예측 디코딩에 사용될 디코드된 I-픽처 또는 P-픽처를 저장하기 위한 역방향 참조 영역; 및 디코드된 B-픽처를 저장하기 위한 B-픽처 저장 영역을 포함하는 것을 특징으로 하는 비디오 디코딩 장치.22. The apparatus of claim 21, further comprising a frame buffer for storing decoded pictures generated by the decoding circuit, the frame buffer being decoded I-picture or P- to be used for reverse prediction decoding to be executed by the decoding circuit. A forward emphasis area for storing the picture; A backward reference region for storing a decoded I-picture or P-picture to be used for forward predictive decoding to be executed by the decoding circuit; And a B-picture storage area for storing the decoded B-picture. 제22항에 있어서, 상기 동작 제어 회로는 디코드된 제1 I-픽처 또는 P-픽처가 상기 순방향 참조 영역에 전송될 때에는 상기 역방향 참조 영역내에 이미 저장된 디코드된 제2 I-픽처 또는 P-픽처 또는 상기 B-픽처 저장 영역내에 저장된 디코드된 B-픽처가 재생 픽처로서 판독되고, 디코드된 제3 I-픽처 또는 P-픽처가 상기 역방향 참조 영역에 전송될 때에는 상기 순방향 참조 영역내에 이미 저장된 디코드된 제4 I-픽처 또는 P-픽처 또는 상기 B-픽처 저장 영역내에 저장된 디코드된 B-픽처가 상기 재생 픽처로서 판독되는 것을 특징으로 하는 비디오 디코딩 장치.23. The apparatus of claim 22, wherein the motion control circuitry is further configured to perform a second decoding operation on the decoded second I-picture or P-picture or the decoded first I-picture or P-picture when the decoded first I-picture or P-picture is transmitted to the forward reference region. A decoded B-picture stored in the B-picture storage area is read as a playback picture, and when a decoded third I-picture or P-picture is transmitted to the backward reference area, the decoded first stored in the forward reference area. 4 I-picture or P-picture or a decoded B-picture stored in the B-picture storage area is read as the playback picture. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040046055A (en) * 2002-11-26 2004-06-05 엘지전자 주식회사 Method for electrical transmission bit rate control of moving picture
KR100421833B1 (en) * 1996-06-26 2004-06-11 엘지전자 주식회사 Picture skip apparatus for mpeg2 video decoder and method therefor
KR100538135B1 (en) * 1997-05-28 2006-02-28 사르노프 코포레이션 Method and apparatus for information stream frame synchronization
KR100769234B1 (en) * 2002-11-06 2007-10-22 노키아 코포레이션 Picture Stream Encoding/Decoding and Picture Stream Encoder/Decoder

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772753B1 (en) 2005-12-30 2007-11-01 주식회사 팬택앤큐리텔 Video decoder for preventing degradation of image quality
KR101161604B1 (en) 2007-01-16 2012-07-04 삼성전자주식회사 Method for controlling lip synchronization of video streams and apparatus therefor

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100421833B1 (en) * 1996-06-26 2004-06-11 엘지전자 주식회사 Picture skip apparatus for mpeg2 video decoder and method therefor
KR100538135B1 (en) * 1997-05-28 2006-02-28 사르노프 코포레이션 Method and apparatus for information stream frame synchronization
KR100769234B1 (en) * 2002-11-06 2007-10-22 노키아 코포레이션 Picture Stream Encoding/Decoding and Picture Stream Encoder/Decoder
KR20040046055A (en) * 2002-11-26 2004-06-05 엘지전자 주식회사 Method for electrical transmission bit rate control of moving picture

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