Claims (14)
반도체 메모리 내의 내장 자가 테스트 유닛(built-in-self-test unit)을 인에이블(enable)하기 위한 진입 및 퇴출(entry and exit) 제어 회로에 있어서, 인에이블링(enabling) 신호 발생 유닛, 반도체 메모리 유닛 단자에 연결되며, 상기 단자에 걸리는 과전압에 응답하여 상기 인에블링 신호 발생 유닛의 모드에, 상기 인에이블링 신호 발생 유닛을 동작 대기 모드로 진입시키는 제1신호를 인가하는 과전압 검출 유닛, 및 전압이 제1상태로부터 제2상태로 단자 변이부에 인가될 때 상기 인에이블링 신호 발생 유닛에, 상기 인에이블 신호 발생 유닛이 상기 대기 모드일때 상기 인에이블 신호 발생 유닛이 인에이블 신호를 발생하도록 하는 제2신호를 인가하기 위한 제어 신호 검출 유닛을 구비하는 것을 특징으로 하는 진입 및 퇴출 제어 회로.An entry and exit control circuit for enabling a built-in-self-test unit in a semiconductor memory, comprising: an enabling signal generating unit, a semiconductor memory An overvoltage detection unit connected to a unit terminal and applying a first signal to the enabling signal generating unit to enter an operation standby mode in response to an overvoltage applied to the terminal; Cause the enabling signal generating unit to generate an enable signal when the enabling signal generating unit is in the standby mode when a voltage is applied to the terminal transition portion from the first state to the second state. And a control signal detection unit for applying a second signal.
제1항에 있어서, 상기 인에이블링 신호는 상기 제어 신호가 상기 제2상태로부터 상기 제1상태로 변화될때 제거되는 것을 특징으로 하는 진입 및 퇴출 제어 회로.2. The entry and exit control circuit of claim 1, wherein the enabling signal is removed when the control signal changes from the second state to the first state.
제1항에 있어서, 상기 과전압 검출 유닛은 파워 업(power-up)처리의 일부로서 상기 제1신호를 제공하는 것을 특징으로 하는 진입 및 퇴출 제어 회로.2. The entry and exit control circuit of claim 1, wherein the overvoltage detection unit provides the first signal as part of a power-up process.
제3항에 있어서, 상기 파워 업 처리 동안에 제3신호가 발생되고, 상기 제3신호 및 제1신호는 상기 인에이블링 신호 발생 유닛이 대기 모드가 되도록 하는 것을 특징으로 하는 진입 및 퇴출 제어 회로.4. The entry and exit control circuit according to claim 3, wherein a third signal is generated during the power up process, and the third signal and the first signal cause the enabling signal generating unit to enter a standby mode.
제1항에 있어서, 상기 인에이블링 신호 발생 유닛은 쌍안정 멀티바이브레이터(bistable multvibrator)를 포함하는 것을 특징으로 하는 진입 및 퇴출 제어 회로.2. The entry and exit control circuit of claim 1, wherein the enabling signal generation unit comprises a bistable multvibrator.
반도체 메모리내의 내장 자가 테스트 유닛을 위한 인에이블링 신호를 제공하는 방법에 있어서, 과전압이 상기 메모리의 제1단자상에서 검출될 때 제1신호를 발생하는 단계, 상기 제1신호에 응답하여 신호 발생 유닛을 대기 모드로 위치시키는 단계, 제어신호의 상기 메모리 유닛의 제2단자로의 인가에 응답하여 상기 신호 발생 유닛에 의해, 상기 내장 자가 테스트 유닛에 인가되어 상기 내장 자가 테스트 유닛을 활성화하는 인에이블링 신호를 발생시키는 단계를 포함하는 인에이블링 신호 제공방법.A method of providing an enabling signal for an embedded self test unit in a semiconductor memory, the method comprising: generating a first signal when an overvoltage is detected on a first terminal of the memory, the signal generating unit in response to the first signal Positioning the device in a standby mode, enabling the built-in self test unit to be activated by the signal generating unit in response to the application of a control signal to the second terminal of the memory unit to activate the built-in self test unit. Enabling a signal providing method comprising the step of generating a signal.
제6항에 있어서, 상기 제어 신호가 제거될 때 상기 인에이블링 신호를 정지시키는 단계를 더 포함하는 것을 특징으로 하는 인에이블링 신호 제공 방법.7. The method of claim 6, further comprising stopping the enabling signal when the control signal is removed.
제6항에 있어서, 상기 제1신호를 발생하는 단계는 상기 메모리 유닛을 위한 파워 업 처리 동안에 상기 제1신호를 발생하는 단계를 포함하는 것을 특징으로 하는 인에이블링 신호 제공 방법7. The method of claim 6, wherein generating the first signal comprises generating the first signal during a power up process for the memory unit.
제6항에 있어서, 상기 메모리 유닛을 위한 파워 업 처리 동안에 제3신호를 발생하는 단계를 더 포함하며, 상기 인에이블링 신호 발생 유닛을 위치시키는 상기 제3신호 및 상기 제1신호는 대기 모드인 것을 특징으로 하는 인에이블링 신호 제공 방법.7. The method of claim 6, further comprising generating a third signal during power up processing for the memory unit, wherein the third signal and the first signal to locate the enabling signal generation unit are in a standby mode. Enabling signal providing method, characterized in that.
중앙 처리 유닛으로 사용하기 위한 반도체 메모리 유닛에 있어서, 그 내부에 신호들을 저장하기 위한 저장 소자들의 어레이(array), 신호들을 상기 어레이에 인가하여 상기 어레이의 동작을 제어하기 위해 상기 중앙처리 유닛으로부터의 어드레스 및 제어 신호들에 응답하는 어드레스 및 제어 신호 유닛, 신호들을 상기 중앙 처리 유닛과 교환하고 신호들을 상기 어레이와 교환하기 위한 데이타 레지스터, 상기 메모리 유닛을 테스트하며 인에이블링 신호에 의해 활성화되는 내장 자가 테스트 유닛, 및 제1메모리 유닛 단자에 인가된 과전압에 응답하여 대기 모드로 진입하며, 상기 대기 모드일때에 선택된 제어 신호에 응답하여 상기 인에이블링 신호를 발생하는 진입 및 퇴출 제어 유닛을 포함하는 것을 특징으로 하는 반도체 메모리 유닛.A semiconductor memory unit for use as a central processing unit, comprising: an array of storage elements for storing signals therein, from the central processing unit to apply signals to the array to control the operation of the array An address and control signal unit responsive to address and control signals, a data register for exchanging signals with the central processing unit and exchanging signals with the array, a built-in self testing the memory unit and being activated by an enabling signal And a test unit and an entry and exit control unit which enters a standby mode in response to an overvoltage applied to a first memory unit terminal, and generates the enabling signal in response to a selected control signal in the standby mode. The semiconductor memory unit characterized by the above-mentioned.
제10항에 있어서, 상기 메모리 유닛은 동작 모드, 상기 진입 및 퇴출 제어 유닛의 대기 모드와 일치된 대기 모드, 및 상기 인에이블링 신호가 발생되었을 때의 테스트 모드를 갖는 것을 특징으로 하는 반도체 메모리 유닛.12. The semiconductor memory unit according to claim 10, wherein said memory unit has an operation mode, a standby mode consistent with a standby mode of said entry and exit control unit, and a test mode when said enabling signal is generated. .
제10항에 있어서, 상기 진입 및 퇴출 제어 유닛은 상기 메모리 유닛의 파워업에 응답하여 상기 대기모드로 진입하는 것을 특징으로 하는 반도체 메모리 유닛.The semiconductor memory unit of claim 10, wherein the entry and exit control unit enters the standby mode in response to power up of the memory unit.
제10항에 있어서, 상기 메모리 유닛의 파워 업 모드에 의해서 제3신호가 발생되고, 상기 제3신호 및 상기 과전압에 의해서 상기 진입 및 퇴출 제어 유닛이 상기 대기 모드가 되는 것을 특징으로 하는 반도체 메모리 유닛.The semiconductor memory unit of claim 10, wherein a third signal is generated by a power-up mode of the memory unit, and the entry and exit control unit is in the standby mode by the third signal and the overvoltage. .
제12항에 있어서, 상기 메모리 유닛의 복수의 단자들은 동작 모드에서 표준방법(manner)으로 사용될수 있고 테스트 모드를 위한 제어 및 어드레스 신호들을 제공하도록 사용될 수 있는 것을 특징으로 하는 반도체 메모리 유닛.13. The semiconductor memory unit of claim 12, wherein the plurality of terminals of the memory unit can be used as a standard in an operating mode and can be used to provide control and address signals for a test mode.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.