Claims (5)
통신장비의 데이타전송에 이용되는 전원인가시 안정적인 클럭복구회로에 있어서, 수신 광모듈은 광파이버로부터 들어온 광데이타를 받은 후 캐리어디텍트(carrier detect)와 린(RIN)으로 송신하고, PLL수단은 전원인가시 수신된 데이타로부터 클럭을 정상적으로 북원시키며, 데이타처리수단은 데이타처리부와 데이타송신부와 제3PLL로 구성되고, 전원감지부는 전원의 인가를 감지하여 특정시간동안 전기적으로0을 송신하며, 판단신호부에서는 전원감지부의 신호와 수신 광모듈의 르피(LFI)신호를 비교하여 이들중 적어도 하나의 값이 "0"이면 전기적으로 0을 송신하도록 동작하며, 선택신호부에서는 데이타처리수단에서부터 망동기하기 위한19.44MHz의 클럭과 자체클럭생성부로부터 송신되는 19.44MHz의 차체클럭을 비교하여 전기적으로 신호가"0"이면 자체클럭을 PLL수단으로 송신하고 전기적인 신호가1이면 망동기 위한 클럭을 PLL수단으로 송신하는 것을 특징으로 하는 전원인가시 안정적인 클럭복귀회로.In a stable clock recovery circuit used for data transmission of communication equipment, a receiving optical module receives optical data from an optical fiber, and then transmits the data to a carrier detect and a lin (RIN) The data processing unit includes a data processing unit, a data transmitting unit, and a third PLL. The power sensing unit senses application of the power source and electrically transmits a 0 for a predetermined time, (LFI) signal of the receiving optical module, and when the value of at least one of them is "0 ", it electrically operates to transmit 0. In the selection signal portion, A 19.44MHz clock is compared with a 19.44MHz body clock transmitted from the self clock generator, and if the signal is electrically "0" And a clock for network synchronization is transmitted to the PLL means when the electric signal is 1. The clock recovery circuit according to claim 1,
제1항에 있어서, 상기PLL수단에는 다수개의 버퍼와, 제1 및 제2PLL로 구성되어 있는 것을 특징으로하는 전원인가시 안정적인 클럭복귀회로.2. The clock recovery circuit of claim 1, wherein the PLL means comprises a plurality of buffers, and first and second PLLs.
제2항에 있어서, 상기 제1PLL은 수신 광모듈에서 송신되는 린과 선택신호로부터 송신되는 기준클럭이 상기제1PLL에 입력된 후 수신시리얼과 155MHz의 수신클럭을 송신하는 것을 특징으로 하는 전원인가시 안정적인 클럭복귀회로.3. The method of claim 2, wherein the first PLL transmits a reception clock of 155 MHz and a reception serial after the reference clock transmitted from the reception optical module and the reference clock transmitted from the selection signal is input to the first PLL. Stable clock return circuit.
제2항에 있어서, 상기 제2PLL은 선택신호부로부터 기준클럭이 입력된 후 송신클럭을 송신하는 것을 특징으로하는 전원인가시 안정적인 클럭복귀회로.3. The circuit of claim 2, wherein the second PLL transmits a transmission clock after a reference clock is input from the selection signal unit.
제1항에 있어서, 상기 데이타처리수단에는 제1PLL에서 송신되는 수신시리얼고 수신클럭이 입력되는 데이타부와, 상기 수신클럭이 입력되어 155MHz의 수신클럭을 8분주(155MHz/8=19.44MHz)하여 망동기를 제공하기 위해서 선택신호부에 입력시키는 제3PLL과, 제2PLL에서 송신되는 송신클럭이 입력되어 155MHz의 송신시리얼을 PLL수단으로 송신하는 데이터송신부로 구성되어 있는 것을 특징으로 하는 전원인가시 안정적인 클럭복구회로.The data processing apparatus according to claim 1, wherein the data processing means comprises: a data unit to which a receiving serial high-frequency receiving clock transmitted from the first PLL is input; and a receiving unit which receives the receiving clock and divides the receiving clock by 155 Hz / 8 = 19.44 MHz And a data transmission unit for transmitting a 155 MHz transmission serial to the PLL unit by inputting a transmission clock transmitted from the second PLL, and a data transmission unit for transmitting a stable clock Recovery circuit.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.