KR970059860A - 디지탈 적분기 - Google Patents

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KR970059860A
KR970059860A KR1019960001307A KR19960001307A KR970059860A KR 970059860 A KR970059860 A KR 970059860A KR 1019960001307 A KR1019960001307 A KR 1019960001307A KR 19960001307 A KR19960001307 A KR 19960001307A KR 970059860 A KR970059860 A KR 970059860A
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outputting
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Inventor
천호정
Original Assignee
김광호
삼성전자 주식회사
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B11/00—Automatic controllers
    • G05B11/01—Automatic controllers electric
    • G05B11/36—Automatic controllers electric with provision for obtaining particular characteristics, e.g. proportional, integral, differential
    • G05B11/40—Automatic controllers electric with provision for obtaining particular characteristics, e.g. proportional, integral, differential for obtaining an integral characteristic
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B11/00—Automatic controllers
    • G05B11/01—Automatic controllers electric
    • G05B11/26—Automatic controllers electric in which the output signal is a pulse-train

Abstract

본 발명은 디지탈 적분기를 공개한다. 이산 시간 신호, x(nT),를 입력하여 적분하고, 적분된 값, y(nT),을 출력하는 그 디지탈 적분기는, 이산 시간신호에 이득을 곱하는 곱셈수단과, 제1이산 시간 신호와 곱셈기의 출력을 가산하여 출력하는 제1가산수단과, 제1가산수단의 출력을 제1제한값으로 제한하여 출력하는 제1제한수단과, 제1제한 수단의 출력을 소정 시간 지연후에 출력하는 지연수단과, 지연수단의 출력을 제2제한값으로 제한하여 제1이산 시간 신호로서 출력하는 제2제한수단 및 제1제한 수단의 출력이 제1이산 시간 신호를 가산하여 적분된 값, y(nT),으로 출력하는 제2가산수단을 구비하고, 제1 및 제2제한값들은 디지탈 적분기가 사용되는 시스템 제어부의 연산 비트수에 따라 변하는 것을 특징으로 하고, 그것이 사용되는 시스템에 따라 적분기의 이득과 제한기의 제한치를 적절히 변경함으로서, 어느 시스템에서나 사용되어 적분기의 포화를 보장하고, 연산중 발생할 수 있는 오버 플로우를 방지하는 효과가 있다.

Description

디지탈 적분기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 디지탈 적분기의 회로도이다.

Claims (1)

  1. 이산 시간 신호, x(nT),를 입력하여 적분하고, 적분된 값, y(nT),을 출력하는 디지탈 적분기에 있어서, 상기 이산 시간신호에 이득을 곱하는 곱셈수단; 제1이산 시간 신호와 상기 곱셈기의 출력을 가산하여 출력하는 제1가산수단; 상기 제1가산수단의 출력을 제1제한값으로 제한하여 출력하는 제1제한수단; 상기 제1제한 수단의 출력을 소정 시간 지연후에 출력하는 지연수단; 상기 지연수단의 출력을 제2제한값으로 제한하여 상기 제1이산 시간 신호로서 출력하는 제2제한수단; 및 상기 제1제한 수단의 출력과 상기 제1이산 시간 신호를 가산하여 적분된 값, y(nT),으로 출력하는 제2가산수단을 구비하고, 상기 제1 및 제2제한값들은 상기 디지탈 적분기가 사용되는 시스템 제어부의 연산 비트수에 따라 변하는 것을 특징으로 하는 디지탈 적분기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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KR101895415B1 (ko) 2012-03-27 2018-09-06 삼성전자주식회사 아날로그-디지털 변환 회로와 이를 포함하는 적산 회로

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