Claims (3)
53 옥텟을 가지는 ATM 계층 장치(1)로 부터 ATM 셀의 헤더 5 옥텟 중 4 옥텟을 입력받아 VPI/VCI 변환과 부가헤더를 추가하여 (4+N) 옥텟을 출력하는 제1 헤더 처리 수단(10); 상기 제1 헤더 처리 수단(10)의 출력을 쓰기 신호를 입력받아 버퍼링하고, 53 옥텟을 가지는 ATM 계층 장치(1)로 부터 49 옥텟의 데이타를 쓰기 신호에 의해 버퍼링하여 읽기 신호에 의해 53 옥텟 + 부가헤더를 가지는 ATM 계층 장치(3)로 출력하는 출력 FIFO 수단(20); 53 옥텟 + 부가헤더를 가지는 ATM 계층 장치(3)로 부터 입력된 데이타를 쓰기 신호에 의해 저장하여 읽기 신호에 의해 출력하는 입력 FIFO 수단(40); 상기 입력 FIFO 수단(40)의 출력 헤더 (4+N) 옥텟을 입력받아 4 옥텟의 헤더로 변환하여 53 옥텟을 가지는 ATM 계층 장치(1)로 출력하는 제2 헤더 처리 수단(50); 초기화 및 셀 전달 상태의 모니터링을 위한 CPU와의 정합 기능을 수행하는 CPU 인터페이스 수단(60); 및 53 옥텟을 가지는 ATM 계층 장치(1)로 부터 셀 시작 및 유효신호를 입력받아 헤더를 변환하여 53 옥텟 + 부가헤더를 가지는 ATM 계층 장치(3)로 전송하기 위해 읽기 신호와 쓰기 신호를 53 옥텟을 가지는 ATM 계층 장치(1)와 상기 제1 헤더 처리 수단(10), 출력 FIFO 수단(20)에 출력하고, 상기 입력 FIFO 수단(40)에 저장된 데이타를 53 옥텟을 가지는 ATM 계층 장치(1)로 헤더를 변환하여 출력하기 위한 읽기/쓰기 신호를 상기 입력 FIFO 수단(40)과 제2 헤더 처리 수단(50)에 출력하고, 상기 입출력 FIFO 수단(20, 40)의 셀 갯수를 계수하고, 상기 CPU 인터페이스 수단(60)에 셀 전달 상태를 출력하는 인터페이스 로직 수단(30)을 구비한 것을 특징으로 하는 ATM 계층 장치와 부가헤더를 가지는 ATM 계층 장치간의 인터페이스 장치.First header processing means (10) for receiving 4 octets of the ATM cell header 5 octets from the ATM layer apparatus 1 having 53 octets, and outputting (4 + N) octets by adding a VPI / VCI transform and an additional header 10 ); The output of the first header processing means 10 receives and buffers a write signal, and buffers 49 octets of data from the ATM layer device 1 having 53 octets by the write signal to 53 octets by the read signal. Output FIFO means 20 for outputting to the ATM layer apparatus 3 having the additional header; Input FIFO means (40) for storing data input from the ATM layer apparatus (3) having 53 octets + additional header by a write signal and outputting by a read signal; Second header processing means (50) for receiving an output header (4 + N) octet of the input FIFO means (40) and converting it into a header of four octets and outputting it to an ATM layer device (1) having 53 octets; CPU interface means 60 for performing a matching function with the CPU for the initialization and monitoring of the cell delivery status; And receiving the cell start and valid signals from the ATM layer device 1 having 53 octets, converting the header, and transmitting the read signal and the write signal to 53 octets to transmit the 53 layer octets and the ATM layer device 3 having the additional header. An ATM layer device 1 having 53 octets of data stored in the ATM layer device 1, the first header processing means 10, and the output FIFO means 20, and stored in the input FIFO means 40; Outputs a read / write signal for converting and outputting a header to the input FIFO means 40 and the second header processing means 50, counting the number of cells of the input / output FIFO means 20, 40, and And an interface logic means (30) for outputting a cell transfer status to the CPU interface means (60).
제1항에 있어서, 상기 인터페이스 로직 수단(30)은, 53 옥텟을 가지는 ATM 계층 장치 (1)와 53 옥텟 + 부가헤더를 가지는 ATM 계층 장치(3)간의 송수신시 타이밍 신호를 생성하여 출력하는 타이밍 관리 수단(31); 상기 타이밍 관리 수단(31)의 타이밍 신호를 입력받아 전송할 셀의 갯수는 계수하는 셀 계수 수단(32); 53 옥텟을 가지는 ATM 계층 장치(1)와의 정합 기능을 수행하여 상기 타이밍 관리 수단(31)의 제어를 받아 데이타의 송수신을 위한 읽기/쓰기 신호를 출력하는 제1 인터페이스 수단(33); 53 옥텟 + 부가헤더를 가지는 ATM 계층 장치(3)와의 정합 기능을 수행하여 상기 타이밍 관리 수단(31)의 제어를 받아 데이타의 송수신을 위한 읽기/쓰기 신호를 출력하는 제2 인터페이스 수단(34); 인터페이스 로직 수단(30)의 가변 사항을 소프트웨어로 제어 가능하도록 하고, 상태를 모니터링할 수 있도록 CPU와의 정합 기능을 수행하고, 긴급한 이상 동작시에 CPU에 인터럽트를 출력하는 CPU 인터페이스 수단(36); 및 상기 CPU 인터페이스 수단(36)과 연결되어 명령, 상태 신호를 입출력하는 레지스터 수단(35)을 구비한 것을 특징으로 하는 ATM 계층 장치와 부가헤더를 가지는 ATM 계층 장치간의 인터페이스 장치.2. The timing according to claim 1, wherein the interface logic means (30) generates and outputs a timing signal during transmission and reception between an ATM layer device (1) having 53 octets and an ATM layer device (3) having 53 octets + an additional header. Management means 31; Cell counting means (32) for counting the number of cells to receive the timing signal of the timing managing means (31); First interface means (33) for performing a matching function with the ATM layer apparatus (1) having 53 octets and outputting a read / write signal for transmitting and receiving data under the control of the timing managing means (31); Second interface means (34) for performing a matching function with the ATM layer apparatus (3) having a 53 octet + additional header and outputting a read / write signal for transmitting and receiving data under the control of the timing managing means (31); CPU interface means (36) which makes it possible to control the variable items of the interface logic means (30) by software, performs a matching function with the CPU so as to monitor the state, and outputs an interrupt to the CPU during an emergency abnormal operation; And register means (35) connected to the CPU interface means (36) for inputting and outputting commands and status signals.
53 옥텟 셀을 가지는 ATM 계층 장치(1)와 53 옥텟 셀에 N 옥텟의 부가 헤더를 가지는 ATM 계층 장치(3)간의 정합을 위한 인터페이스 장치에 적용되는 ATM 계층 장치와 부가 헤더를 가지는 ATM 계층 장치간의 인터페이스 방법에 있어서, 53 옥텟을 가지는 ATM 계층 장치(1)로 부터 전달할 셀이 있음을 알리는 셀 시작 및 유효 신호가 입려되면, 셀 헤더중 4 옥텟을 읽어 제1 헤더 처리 수단(10)을 통해 헤더 변환을 수행하고, 헤더 변환된 (4+N) 옥텟 헤더를 출력 FIFO 수단(20)에 저장한 후, 나머지 49 옥텟을 53 옥텟을 가지는 ATM 계층 장치(1)로 부터 읽어 출력 FIFO 수단(20)에 저장하고, 출력 FIFO의 셀 계수기 값을 증가 시키는 제 1 단계(100 내지 150); 출력 FIFO 수단(20)에 전송할 셀이 존재하면, 저장된 (53 +N) 옥텟을 읽어 53 옥텟 + 부가헤더를 가지는 ATM 계층 장치(3)로 출력하고, 출력 FIFO의 셀 계수기 값을 감소 시키는 제 2 단계(160 내지 180); 53 옥텟 + 부가헤더를 가지는 ATM 계층 장치(3)로 부터 셀 시작 및 유효 신호가 입력되면, (53+N) 옥텟을 읽어 입력 FIFO 수단(40)에 저장하고, 입력 FIFO의 셀 계수기 값을 증가 시키는 제 3 단계(190 내지 210); 및 입력 FIFO 수단(40)에 전송할 셀이 존재하면, 셀 유효 신호를 53 옥텟을 가지는 ATM 계층 장치(1)로 전달하고, 53 옥텟을 가지는 ATM 계층 장치(1)로 부터 셀 읽기 신호가 입력되면, 입력 FIFO 수단(40)에서 (4+N) 옥텟을 읽어 제2 헤더 처리 수단(50)를 통해 4 옥텟의 헤더로 변환하여 변환된 헤더를 읽어 53 옥텟을 가지는 AMT 계층 장치(1)로 출력하고, 입력 FIFO 수단(40)에서 나머지 49 옥텟을 읽어 출력한 후, 입력 FIFO의 셀 계수기 값을 감소 시키는 제 4 단계(220 내지 290)를 포함하는 것을 특징으로 하는 ATM 계층 장치와 부가헤더를 가지는 ATM 계층 장치간의 인터페이스 방법.Between an ATM layer device applied to an interface device for matching between an ATM layer device 1 having a 53 octet cell and an ATM layer device 3 having an additional header of N octets in the 53 octet cell, and an ATM layer device having an additional header. In the interface method, when a cell start and valid signal indicating that there is a cell to be transmitted from the ATM layer apparatus 1 having 53 octets is received, four octets of the cell headers are read and the header is read through the first header processing means 10. Perform the conversion, store the header-converted (4 + N) octet header in the output FIFO means 20, and then read the remaining 49 octets from the ATM layer apparatus 1 having 53 octets, and output FIFO means 20 Storing in the first step and increasing the cell counter value of the output FIFO (100 to 150); If there is a cell to be transmitted in the output FIFO means 20, a second reading the stored (53 + N) octets and outputting it to the ATM layer apparatus 3 having 53 octets + additional header and reducing the cell counter value of the output FIFO Step 160 to 180; When the cell start and valid signals are input from the ATM layer apparatus 3 having 53 octets + additional headers, the (53 + N) octets are read and stored in the input FIFO means 40, and the cell counter value of the input FIFO is increased. Third step (190 to 210) to make; And when there is a cell to be transmitted in the input FIFO means 40, the cell valid signal is transmitted to the ATM layer device 1 having 53 octets, and when the cell read signal is input from the ATM layer device 1 having 53 octets. Reads the (4 + N) octets from the input FIFO means 40 into 4 octets of headers through the second header processing means 50, and reads the converted headers and outputs them to the AMT layer device 1 having 53 octets. And a fourth step (220 to 290) of reducing the cell counter value of the input FIFO after reading and outputting the remaining 49 octets from the input FIFO means 40. Interface method between ATM layer devices.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.