Claims (4)
스위치의 입력셀은 입력다중화수단(200); 상기 입력다중화수단(200)에 연결되는 공통메모리수단(201); 상기 입력다중화수단(200)을 거쳐 상기 공통 메모리수단(201)에 저장되기 전의 셀의 헤드부를 셀헤드부 버스를 통해 입력하는 우선순위 제어수단(203) 및 라우팅수단(204); 상기 라우팅수단(204)에서 수신된 셀 라우팅 정보로 라우팅을 한 인에이블 신호를 각각 제공받는 제1 내지 제N 분리어드레스 선입선출수단(SAFIFO)(105, 106, 107); 상기 인에이블 신호를 입력받아 입력된 셀이 저장될 어드레스를 출력하여 상기 공통메모리수단(201)의 입력셀 저장어드레스가 되도록 하는 휴지어드레스 버퍼(208); 상기 제1 내지 제N 분리 어드레스 선입선출수단(SAFIFO)(105, 106, 107)의 각각으로부터의 출력 단에 연결되어 순차적으로 값을 읽어 다중화하여 출력하는 다중화수단(209); 및 상기 공통메모리수단(201)에서 읽혀진 셀을 역다중화하여 출력하는 역다중화수단(202)을 구비하는 제한적 공유메모리 비동기 전달모드 스위치 장치에 었어서, 상기 분리어드레스선입선출수단은, 셀 저장 어드레스 및 시간지연셀 FIFO인에이블 신호를 입력으로하여 상태 플래그 신호와 저장된 어드레스를 출력하는 시간지연셀 선입선출부(300); 상기 셀 저장 어드레스 및 손실셀 FIFO 인에이블 신호를 입력으로하여 임계치 상태 발생 플래그와 저장된 어드레스를 출력하는 손실 셀 선입선출부(301); 상기 시간지연셀 선입선출부(300) 및 손실셀 선입선출부(301)로부터의 상태 프래그 및 임계치 상태 발생 플래그와 저장된 어드레스를 입력받아 셀 출력 어드레스를 출력하는 선택기(302)를 구비하고 있는 것을 특징으로 하는 제한적 공유메모리 비동기 전달모드 스위치 장치에서의 우선순위제어 장치.The input cell of the switch is an input multiplexing means (200); Common memory means 201 connected to the input multiplexing means 200; Priority control means (203) and routing means (204) for inputting a head portion of a cell before being stored in the common memory means (201) via the input multiplexing means (200) via a cell head bus; First to Nth separate address first-in, first-out means (SAFIFOs) 105, 106, and 107, each receiving an enable signal routed to the cell routing information received by the routing means 204; A pause address buffer 208 which receives the enable signal and outputs an address where the input cell is to be stored to be an input cell storage address of the common memory means 201; Multiplexing means (209) connected to an output terminal of each of the first to Nth separate address first-in first-out means (SAFIFO) 105, 106, and 107 to sequentially read and multiplex values; And a demultiplexing means 202 for demultiplexing and outputting a cell read from the common memory means 201, wherein the separate address first-in, first-out means comprises a cell storage address and A time delay cell first-in, first-out unit 300 for inputting a time delay cell FIFO enable signal and outputting a state flag signal and a stored address; A lost cell first-in, first-out unit (301) for outputting a threshold state occurrence flag and a stored address by inputting the cell storage address and the lost cell FIFO enable signal; And a selector 302 for receiving a state flag and a threshold state occurrence flag and a stored address from the time delay cell first-in first-out unit 300 and the lost cell first-in first-out unit 301. A priority control device in a limited shared memory asynchronous transfer mode switch device.
제1항에 있어서, 상기 우선순위 제어수단(203)은, 입력 데이타를 수신하여 우선순위제어인에이블신호를 출력하여 디스에이블시키는 공통메모리 임계치상태 확인부(500); 상기 휴지어드레스버퍼(208)로부터 휴지어드록버퍼 쓰기인에이블신호를 수신하여 셀저장상태 값(CMuse)을 감소하며, 휴지어드레스버퍼 읽기인에이블신호를 수신하여 셀저정상태값(CMuse)을 증가하여 출력하는 공통메모리 셀저장 상태기록부(501); 라우팅 정보 입력신호로 상기 분리어드레스 FIFO 상태플래그 중 제1 시간지연셀 FIFO에서 제N 시간지연셀 FIFO까지의 만 상태 입력신호중 하나를 선택한 후, 상기 공통메모리 임계치상태 확인부(500)로부터 입력된 우선순위제어인에이블신호(PCE)와 함께 논리합을하여 시간지연셀 FIFO 선택인에이블신호(DFSEO)를 출력하는 제1 만 신호선택부(504); 상기 라우팅 정보 입력신호로 상기 분리어드레스 FIFO 상태플래그중 제1 손실셀 FIFO에서 제N손실셀 FIFO까지의 만 입력신호중 하나를 선택한 후 공통메모리 임계치상태 확인부(500)로부터 입력된 우선순위제어인에이블신호(PCE)와 논리합을하여 손실셀 FIFO 선택인에이블신호(LFSEO)를 출력하는 제2만 신호선택부(505); 상기 라우팅 정보 입력신호로 상기 분리어드레스 FIFO 상태플래그중 제1 시간지연셀 FIFO에서 제N 시간지연셀 FIFO까지의 임계치상태 입력신호중 하나를 선택하여 시간지연셀 FIFO 선택인에이블신호(DFSE1)로 출력하는 제1 임계치발생신호 선택부(502); 상기 라우팅 정보 입력신호로 상기 분리어드레스 FIFO 상태플래그중 손실셀 FIFO1에서 손실셀 FIFO N까지의 임계치상태 입력신호중 하나를 선택하여 손실셀 FIFO 선택인에이블신호(LFSE1)로 출력하는 제2 임계치발생신호 선택부(503); CLP, CDP신호를 입력받아 클래스0,1,2에 속하는지에 따라 클래스 해당값을 인에이블 시키고, 해당되지 않으면 각각의 임계치 상태신호를 발생하여 인에이블 시켜 출력하는 클래스/임계치상태발생부(520); 상기 클래스/임계치상태발생부(520)와 상기 제1 및 제2 만 신호선택부(504,505)로부터의 시간지연/손실 셀 FIFO 만 신호를 입력받아 시간지연셀/손실셀 FIFO 인에이블 신호를 출력하는 만 상태 발생 확인부(514)를 구비하고 있는 것을 특징으로 하는 제한적 공유메모리 비동기 전달모드 스위치 장치에서의 우선순위제어 장치.2. The apparatus of claim 1, wherein the priority control means (203) comprises: a common memory threshold state checking unit (500) for receiving input data and outputting and disabling a priority control enable signal; Receives the pause address buffer write enable signal from the pause address buffer 208 to decrease the cell storage state value CMuse, and receives the idle address buffer read enable signal to increase the cell storage state value CMuse to output the signal. A common memory cell storage state recording unit 501; Priority inputted from the common memory threshold state checking unit 500 after selecting one of the full state input signals from the first time delay cell FIFO to the Nth time delay cell FIFO among the separation address FIFO status flags as a routing information input signal; A first only signal selector 504 for performing a logical sum with the rank control enable signal PCE to output a time delay cell FIFO select enable signal DFSEO; Priority control enable input from the common memory threshold state checking unit 500 after selecting one of only input signals from the first loss cell FIFO to the Nth loss cell FIFO among the separation address FIFO status flags as the routing information input signal. A second only signal selector 505 for performing a logical sum with the signal PCE to output a lost cell FIFO select enable signal LFSEO; Select one of the threshold state input signals from the first time delay cell FIFO to the Nth time delay cell FIFO among the split address FIFO status flags as the routing information input signal, and output the result as a time delay cell FIFO select enable signal DFSE1. A first threshold generation signal selection unit 502; Selecting a second threshold generation signal which selects one of the threshold state input signals from the lost cell FIFO1 to the lost cell FIFO N among the split address FIFO status flags as the routing information input signal and outputs the lost cell FIFO select enable signal LFSE1. Part 503; The class / threshold state generator 520 which receives the CLP and CDP signals and enables the class corresponding values according to whether they belong to classes 0, 1, and 2, and generates and outputs each threshold state signal if not applicable. ; A time delay / loss cell FIFO only signal from the class / threshold state generator 520 and the first and second only signal selectors 504 and 505 is input to output a time delay cell / loss cell FIFO enable signal. Priority control device in a limited shared memory asynchronous transfer mode switch device characterized in that it comprises a state status confirmation unit (514).
제1항에 있어서, 상기 라우팅수단(204)은, 상기 셀지연 FIFO 인에이블 신호입력에 대해 상기 우선순위제어수단의 출력신호중 하나인 라우팅 정보 입력신호로 디코딩을하여 손실셀 FIFO 1에서 N까지에 대해 손실셀 FIFO 인에이블신호를 출력하는 제1 디코더(600); 상기 셀 손실 FIFO 인에이블신호 입력으로 상기 우선순위제어부의 출력신호중 하나인 라우팅 정보 입력신호로 디코딩을 하여 손실셀 FIFO1에서 N까지에 대해 손실셀 FIFO 인에이블 신호를 출력하는 제2 디코더(601); 및 상기 셀지연 FIFO 인에이블신호와 셀손실 FIFO 인에이블신호에 대한 논리합 연산을하여 상기 휴지어드레스 버퍼 읽기인에이블신호를 출력하는 논리합연산기를 구비하는 것을 특징으로 하는 제한적 공유메모리 비동기 전달모드 스위치 장치에서의 우선순위제어 장치.The method according to claim 1, wherein the routing means 204 decodes the cell delay FIFO enable signal input into a routing information input signal, which is one of the output signals of the priority control means, to the lost cells FIFO 1 to N. A first decoder (600) for outputting a lost cell FIFO enable signal for the signal; A second decoder (601) which decodes the routing information input signal, which is one of the output signals of the priority control unit, to the lost cell FIFO enable signal input and outputs a lost cell FIFO enable signal for lost cells FIFO1 to N; And a logic operator configured to perform a logical sum operation on the cell delay FIFO enable signal and the cell loss FIFO enable signal to output the idle address buffer read enable signal. Priority control device.
제1항에 있어서, 상기 셀의 헤드부는, 휴지(IDLE), MTC(멀티개스팅), CDP(셀지연우선순위), 라우팅 어드레스, CLP(셀손실 우선순위)으로 이루어지는 것을 특징으로 하는 제한적 공유메모리 비동기 전달모드 스위치 장치에서의 우선순위제어 장치.The method of claim 1, wherein the head of the cell, IDLE, MTC (multi-casting), CDP (cell delay priority), routing address, CLP (cell loss priority) characterized in that limited sharing Priority control device in memory asynchronous transfer mode switch device.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.