Claims (4)
제1및 제2공통 데이타 라인, 상기 제1및제2공통 데이타 라인의 전류 변화를 감지하는 전류 변화 감지부(11), 상기 전류 변화 감지부(11)의 일출력단으로부터 출력되는 전압을 제1기준 전압(Vref3)과 비교하여 일출력단(OUT3)으로 출력하고 상기 전류 변화 감지부(11)로 네가티브 피드백하는 제1네가티브 피드백부(12), 상기 전류 감지부(11)의 타출력단으로부터 출력되는 전압을 제1기준 전압(Vref3)과 비교하여 타출력단(OUT4)으로 출력하고 상기 전류 변화 김지부(11)로 네가티브 피드백하는 제2네가티브 피드백부(13), 및 상기 제1 및 제2네가티브 피드백부(12, 13)에 드레인이 연결되고 제2기준 전압(Verf4)을 게이트 입력으로 하고 접지에 소오스가 연결된 제1NMOS 트랜지스터(MN11)를 포함하여 구성되는것을 특징으로 하는 저전압 고속 동작용 CMOS SRAM의 센스 증폭기.The first reference is based on a voltage output from the first output terminal of the current change detection unit 11 and the current change detection unit 11 for detecting a current change of the first and second common data lines, the first and second common data lines. The first negative feedback unit 12 outputting to one output terminal OUT3 compared to the voltage Vref3 and negative feedback to the current change detection unit 11, and the voltage output from the other output terminal of the current detection unit 11. Is compared to the first reference voltage (Vref3) and outputs to the other output terminal (OUT4) and the second negative feedback unit 13 for negative feedback to the current change gimji section 11, and the first and second negative feedback unit And a first NMOS transistor (MN11) having a drain connected to (12, 13), a second reference voltage (Verf4) as a gate input, and a source connected to ground. amplifier.
제1항에 있어서, 상기 전류 변화 감지부(11)는 상기 제1공통 데이타 라인에 드레인이 연결되고 상기 제1네가티브 피드백부(12)와 일출력단(OUT3)에 게이트가 연결되고 접지에 소오스가 연결된 제 2NMOS 트랜지스터(MN5), 및 상기 제2공통 데이타 라인에 드레인이 연결되고 상기 제2네가티브 피드백부(13)에 게이트가 연결되고 접지에 소오스가 연결된 제3NMOS 트랜지스터(MN6)를 포함하여 구성되는 것을 특징으로 하는 저전압 고속 동작용 CMOS SRAM의 센스 증폭기.The current change detector 11 has a drain connected to the first common data line, a gate connected to the first negative feedback unit 12 and one output terminal OUT3, and a source connected to ground. A second NMOS transistor MN5 and a third NMOS transistor MN6 having a drain connected to the second common data line, a gate connected to the second negative feedback unit 13, and a source connected to ground. A sense amplifier of a CMOS SRAM for low voltage and high speed operation.
제1항에 있어서, 상기 제1네가티브 피드백부(12)는 전원(Vdd)에 소오스가 연결된 상기 제1PMOS트랜지스터(MP5), 전원(Vdd)에 소오스가 연결되고 상기 제1PMOS트랜지스터(MP6)의 게이트와 드레인에 게이트가 연결되고 상기 전류 변화 감지부(11)의 일출력단에 드레인이 연결된 제2PMOS 푸랜지스터(MP6), 상기 제1공통 데이타 라인에 게이트가 연결되고 상기 제1PMOS 트랜지스터(MP5)의 드레인에 드레인이 연결되고 상기 제1NMOS 트랜지스터(MN11)의 드레인에 소오스가 연결된 제2NMOS 트랜지스터(MN7), 및 상기 전류 변화 감지부(11)의 일출력단에 드레인이 연결되고 상기 제1기준 전압(Vref3)을 게이트 입력으로 하고 상기 제1NMOS 트랜지스터(MN11)의 드레인에 소오스가 연결된 제3NMOS 트랜지스터(MN8)을 포함하여 구성되는 것을 특징으로 하는 저전압 고속 동작용이 CMOS SRAM의 센스 증폭기.The gate of the first PMOS transistor (MP6) of claim 1, wherein the first negative feedback unit (12) has a source connected to the first PMOS transistor (MP5) and a power source (Vdd) having a source connected to a power source (Vdd). A second PMOS transistor (MP6) having a gate connected to a drain thereof and a drain connected to one output terminal of the current change detector 11, a gate connected to the first common data line, and a gate of the first PMOS transistor MP5. A second NMOS transistor MN7 having a drain connected to a drain and a source connected to the drain of the first NMOS transistor MN11, and a drain connected to one output terminal of the current change detector 11 and the first reference voltage Vref3. And a third NMOS transistor MN8 having a source connected to the drain of the first NMOS transistor MN11 and having a gate input as a gate input. group.
제1항에 있어서, 상기 제2네가티브 피드백부(13)는 전원(Vdd)에 소오스가 연결된 상기 제1PMOS트랜지스터(MP8), 전원(Vdd)에 소오스가 연결되고 상기 제1PMOS트랜지스터(MP8)의 게이트와 드레인에 게이트가 연결되고 상기 전류 변화 감지부(11)의 타출력단에 드레인이 연결된 제2PMOS 푸랜지스터(MP7), 상기 제2공통 데이타 라인에 게이트가 연결되고 상기 제1PMOS 트랜지스터(MP8)의 드레인에 드레인이 연결되고 상기 제1NMOS 트랜지스터(MN11)의 드레인에 소오스가 연결된 제2NMOS 트랜지스터(MN10), 및 상기 전류 변화 감지부(11)의 타출력단에 드레인이 연결되고 상기 제1기준 전압(Vref3)을 게이트 입력으로 하고 상기 제1NMOS 트랜지스터(MN11)의 드레인에 소오스가 연결된 제3NMOS 트랜지스터(MN9)을 포함하여 구성되는 것을 특징으로 하는 저전압 고속 동작용이 CMOS SRAM의 센스 증폭기.The gate of the first PMOS transistor (MP8) of claim 1, wherein the second negative feedback unit (13) has a source connected to the first PMOS transistor (MP8) and a power source (Vdd) having a source connected to a power source (Vdd). A second PMOS transistor (MP7) having a gate connected to a drain thereof and a drain connected to the other output terminal of the current change detection unit 11, a gate connected to the second common data line, and a gate of the first PMOS transistor MP8 A second NMOS transistor MN10 having a drain connected to the drain and a source connected to the drain of the first NMOS transistor MN11, and a drain connected to the other output terminal of the current change detector 11 and the first reference voltage Vref3. And a third NMOS transistor (MN9) whose source is connected to the drain of the first NMOS transistor (MN11). Group.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임※ Note: The disclosure is based on the initial application.