Claims (4)
반도체 기억소자의 감지 증폭기(sense amplifier)에 있어서, 셀로부터 리드(read)된 데이타쌍(DB, /DB)을 입력으로 하여, 일정한 전위차를 유지하면서 통상적인 트랜지스터의 문턱전압 보다 높은 전압을 갖는 신호쌍(S1, /S1)을 출력하는 제1감지 증폭부와, 상기 제1감지 증폭부의 출력쌍을 입력으로 하여, 일정한 전위차를 유지하면서 전원전압에서 트랜지스터의 문턱전압을 뺀 전압 보다 낮은 전압을 갖는 신호쌍(S2, /S2)을 출력하는 제2감지 증폭부와, 상기 제2감지 증폭부의 출력쌍을 입력으로 하여, 상기 제1 및 제2감지 증폭부를 통해 감지ㆍ증폭된 리드 데이타(SOUT)를 출력하는 제3감지 증폭부를 포함하는 것을 특징으로 하는 감지 증폭기.In a sense amplifier of a semiconductor memory device, a signal having a voltage higher than the threshold voltage of a typical transistor while maintaining a constant potential difference as a data pair (DB, / DB) read from a cell as an input. A first sensing amplifier which outputs the pairs S1 and / S1 and an output pair of the first sensing amplifier are input, and have a voltage lower than the voltage obtained by subtracting the threshold voltage of the transistor from the power supply voltage while maintaining a constant potential difference. Read data SOUT sensed and amplified by the first and second sensing amplifiers by inputting a second sensing amplifier for outputting the signal pairs S2 and / S2 and an output pair of the second sensing amplifiers. A sense amplifier comprising a third sense amplifier for outputting.
제1항에 있어서, 상기 제1감지 증폭부는, 각각의 드레인이 공통 접속되고 셀로부터 리드된 데이타쌍(DB, /DB)이 각각의 게이트로 입력되는 제1 및 제2 NMOS형 트랜지스터와, 상기 제1 및 제2 NMOS형 트랜지스터의 소오스와 접지전위 사이에 접속되고 각각의 게이트가 크로스 커플드(cross cupled)되어 있는 제3 및 제4 NMOS형 트랜지스터와, 전원전압과 상기 제1 및 제2 NMOS형 트랜지스터의 공통 드레인 사이에 접속되고 게이트로 반전된 감지 증폭기 인에이블 신호(/SAE)가 인가되는 제1 PMOS형 트랜지스터를 포함하는 것을 특징으로 하는 감지 증폭기.The first and second NMOS transistors according to claim 1, wherein the first sensing amplifier comprises: first and second NMOS transistors having respective drains connected in common and data pairs DB and / DB read from cells are input to respective gates; Third and fourth NMOS transistors connected between the source and ground potentials of the first and second NMOS transistors, each gate being cross cupped, a power supply voltage and the first and second NMOS transistors; And a first PMOS transistor, connected between a common drain of the transistor, and to which a sense amplifier enable signal (SASA) inverted to a gate is applied.
제1항에 있어서, 상기 제2감지 증폭부는, 각각의 드레인과 게이트가 서로 크로스 커플드되고 각각의 소오스가 전원전압에 접속된 제1 및 제2 PMOS형 트랜지스터와, 각각의 드레인이 서로 공통 접속되고 각각의 게이트가 상기 제1감지 증폭부의 출력쌍(S1, /S1)에 연결되며 각각의 소오스가 상기 제1 및 제2 PMOS형 트랜지스터의 드레인에 접속된 제3 및 제4 PMOS형 트랜지스터와, 상기 제3 및 제4 PMOS형 트랜지스터의 공통 드레인과 접지 전압 사이에 접속되고 게이트로 감지 증폭기 인에이블 신호(SAE)가 인가되는 제1 NMOS형 트랜지스터를 포함하는 것을 특징으로 하는 감지 증폭기.The first and second PMOS transistors of claim 1, wherein each of the drain and gate are cross-coupled with each other, and each source is connected to a power supply voltage. Third and fourth PMOS transistors, each gate of which is connected to output pairs S1 and / S1 of the first sensing amplifier, and each source of which is connected to drains of the first and second PMOS transistors; And a first NMOS transistor connected between a common drain and a ground voltage of the third and fourth PMOS transistors and to which a sense amplifier enable signal (SAE) is applied to a gate.
제1항에 있어서, 상기 제3감지 증폭부는, 커런트 미러(current mirror)구조를 이루고 있는 제1 및 제2 NMOS형 트랜지스터와, 전원전압과 상기 제1 및 제2 NMOS형 트랜지스터의 드레인 사이에 각각 접속되며 게이트가 상기 제2감지 증폭부의 출력쌍(S2, /S2)에 각각 연결된 제1 및 제2 PMOS형 트랜지스터와, 상기 제1 및 제2NMOS형 트랜지스터의 공통 소오스와 접지전압 사이에 접속되고 게이트로 감지 증폭기 인에이블 신호(SAE)가 인가 되는 제3 NMOS형 트랜지스터를 포함하는 것을 특징으로 하는 감지 증폭기.The third sensing amplifier of claim 1, wherein the third sensing amplifier comprises a first mirror and a second NMOS transistor having a current mirror structure, a power supply voltage, and a drain of the first and second NMOS transistors, respectively. A gate connected between the first and second PMOS transistors connected to the output pairs S2 and / S2 of the second sensing amplifier unit, the common source and the ground voltage of the first and second NMOS transistors, respectively. And a third NMOS transistor to which a low sense amplifier enable signal (SAE) is applied.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.