KR970049652A - 직접 메모리 억세스에서의 버스사용 중재회로 - Google Patents

직접 메모리 억세스에서의 버스사용 중재회로 Download PDF

Info

Publication number
KR970049652A
KR970049652A KR1019950056841A KR19950056841A KR970049652A KR 970049652 A KR970049652 A KR 970049652A KR 1019950056841 A KR1019950056841 A KR 1019950056841A KR 19950056841 A KR19950056841 A KR 19950056841A KR 970049652 A KR970049652 A KR 970049652A
Authority
KR
South Korea
Prior art keywords
signal
bus
outputting
logic
unit
Prior art date
Application number
KR1019950056841A
Other languages
English (en)
Other versions
KR0159008B1 (ko
Inventor
박주현
Original Assignee
정장호
Lg 정보통신주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 정장호, Lg 정보통신주식회사 filed Critical 정장호
Priority to KR1019950056841A priority Critical patent/KR0159008B1/ko
Publication of KR970049652A publication Critical patent/KR970049652A/ko
Application granted granted Critical
Publication of KR0159008B1 publication Critical patent/KR0159008B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

본 발명은 직접 메모리 억세스에서의 버스사용 중재회로에 관한 것으로, 특히 CPU와 직접 메모리 억세스 기능을 갖는 입출력장치간에 버스사용권을 효과적으로 중재하여 효율적인 데이타 처리를 해 주는 버스사용 중재회로에 관한 것이다.
종래에는 우선순위가 낮은 입출력장치가 우선수위가 높은 입출력 장치로 인해 버스사용권을 안정적으로 배분받지 못하여 효율적인 데이타 처리가 곤란하고, 순차회로의 클럭 동기가 CPU의 시스템 클럭 동기와 상이하여 데이타 처리 속도를 향상시킬 수 없게 되는 문제점이 있다.
따라서, 본 발명은 다수의 입출력장치가 동시에 버스사용 요청을 할 경우 우선순위가 낮은 입출력장치에 안정적으로 버스사용권을 제공할 수 있고, 입출력장치와 CPU의 타이밍 간격이 상이하므로 CPU의 시스템 클럭에 동기시키지 않고 D플립플롭에 비동기적으로 제어클럭을 운용함으로써, 효율적이고 신속한 데이타 처리를 할 수 있으며, 입출력장치가 증설되더라도 FPGA로 구성된 모듈별로 설계되어 있어서 버스사용중신호(BUSY)만 하나식 추가하면 되므로 회로구성을 용이하게 할 수 있다.

Description

직접 메모리 억세스에서의 버스사용 중재회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 직접 메모리 억세스에서의 버스사용 중재회로의 블럭 구성도.
제2도는 제1도에 도시된 버스사용 중재회로에 상세 구성도.
* 도면의 주요부분에 대한 부호의 설명
1a~1n : 입출력장치 2 : 버스사용 중재회로
3 : CPU 4 : 메모리
10 : 제1논리부 11~13 : 논리곱 게이트
14 : 부정논리합 게이트 30 : 제2논리부
31 : 반전부 IN11~IN1n : 인버터
32 : 래치부 D1~Dn : D플립플롭
33 : 반전부 IN21~IN2n : 인버터
34 : 신호출력부 34a~34n-1: 논리회로부
IN31~IN3n-1: 인버터부 OR1~ORn-1: 논리합 게이트
50 : 제3논리부 51 : 인버터부
52, 56, 57 : 인버터 53 : 논리곱 게이트
54, 55 : D플립플롭

Claims (5)

  1. 직접 메모리 억세스에서의 버스사용 중재회로에 있어서, 다수의 입출력장치(1a~1n)로부터 인가되는 버스사용요청신호()와 CPU(3)측에 출력되는 버스사용요청신호()와 상기 입출력장치(1a~1n)측에 출력되는 버스사용허가신호()를 입력받아 논리 연산처리하여 출력하는 제1논리부(10)와, 상기 제1논리부(10)로부터 인가되는 신호(LBPCK)와 입출력장치(1a~1n)로부터 인가되는 버스사용요청신호()를 입력받아 논리연산처리하여 다수의 버스사용중신호()를 출력하는 제2논리부(30)와; 상기 제2논리부(30)로부터 인가되는 버스사용중신호()와 입출력장치(1a~1n)로 부터 인가되는 버스사용요청신호()와 CPU(3)로부터 인가되는 버스사용허가신호() 및 어드레스 스트로브신호()를 입력받아 논리 연산처리하여 제1논리부(10)와 CPU(3)측에 다수의 버스사용요청신호()를 출력함과 동시에 상기 제1논리부와 입출력장치(1a~1n)측에 다수의 버스사용허가신호()를 출력하는 제3논리부(50)를 포함하는 것을 특징으로 하는 직접 메모리 억세스에서의 버스사용 중재회로.
  2. 제1항에 있어서, 상기 제1논리부(10)는 입출력장치(1a~1n)로 부터 인가되는 다수의 버스사용요청신호()를 논리곱 연산하여 출력하는 논리곱 게이트(11)와; 상기 제3논리부(50)로 부터 인가되는 다수의 버스사용요청신호()를 논리곱 연산하여 소정의 버스사용요청신호()를 출력하는 논리곱 게이트(12)와; 상기 제3논리부(50)로 부터 인가되는 다수의 버스사용허가신호()를 논리곱 연산하여 버스사용확인신호()를 출력하는 논리곱 게이트(13)와; 상기 논리곱 게이트(11)와 상기 논리곱 게이트(12)로 부터 인가되는 신호를 논리 연산처리하여 생성된 신호(LBRCK)를 상기 제2논리부(50)측으로 출력하는 부정논리합 게이트(14)를 포함하는 것을 특징으로 하는 직접 메모리 억세스에서의 버스사용 중재회로.
  3. 제1항에 있어서, 상기 제2논리부(50)는 입출력장치(1a~1n)로 부터 인가되는 다수의 버스사용요청신호()를 반전시켜 출력하는 반전부(31)와; 입출력장치(1a~1n)로 부터 인가되는 버스사용요청신호()와 상기 반전부(31)로 부터 인가되는 신호와 상기 부정논리합 게이트(14)로 부터 인가되는 신호(LBPCK)를 래치하였다가 출력하는 래치부(32)와; 상기 래치부(32)로 부터 인가되는 신호를 반전시켜 출력하는 반전부(33)와; 상기 반전부(33)로 부터 인가되는 신호를 논리 연산처리하여 다수의 버스사용중신호()를 상기 제3논리부(50)측에 출력하는 신호출력부(34)를 포함하는 것을 특징으로 하는 직접 메모리 억세스에서의 버스사용 중재회로.
  4. 제3항에 있어서, 상기 신호출력부(34)는 상기 반전부(33)로 부터 입력되는 신호를 재반전하여 출력하고, 상기 반전부(33)로 부터 입력되는 신호와 상기 재반전된 신호를 논리합 연산하여 출력하는 다수의 논리회로부(34a~34n1)를 포함하는 것을 특징으로 하는 직접 메모리 억세스에서의 버스사용 중재회로.
  5. 제1항에 있어서, 제3논리부(50)는 상기 제2논리부(20)로 부터 인가되는 버스사용중신호()와 CPU로 부터 인가되는 버스사용허가신호()를 반전시켜 출력하는 인버터부(51)와; 상기 반전부(51)로 부터 인가되는 신호와 CPU로 부터 인가되는 어드레스 스트로브신호()를 논리곱 연산하여 출력하는 논리곱 게이트(53)와; 바이어스전압(+5V)에 의해 설정된 하이레벨 신호와 클리어단자(CLR)를 통해 인가되는 버스사용요청신호()를 상기 논리곱 게이트(53)로 부터 인가되는 클럭신호에 따라 래치하였다가 출력하는 D플립플롭(55)과; 상기 D플립플롭(55)로 부터 인가되는 신호를 반전시켜 상기 제1논리부(10)측에 소정의 버스사용허가신호()를 출력하는 인버터(57)와; 소정의 버스사용요청신호()를 입력받아 반전시켜 출력하는 인버터(52)와; 바이어스전압(+5V)에 의해 설정된 하이레벨 신호와 상기 D플립플롭(55)으로 클리어단자(CLR)를 통해 인가되는 신호를 상기 인버터(52)로 부터 인가되는 클럭신호에 따라 래치하였다가 출력하는 D플립플롭(54)과; 상기 D플립플롭(54)으로 부터 인가되는 신호를 반전시켜 CPU측에 소정의 버스사용요청신호()를 출력하는 인버터(56)를 구비하는 다수의 논리처리부(50a~50n)를 포함하는 것을 특징으로 하는 직접 메모리 억세스에서의 버스사용 중재회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950056841A 1995-12-26 1995-12-26 직접 메모리 억세스에서의 버스사용 중재회로 KR0159008B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950056841A KR0159008B1 (ko) 1995-12-26 1995-12-26 직접 메모리 억세스에서의 버스사용 중재회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950056841A KR0159008B1 (ko) 1995-12-26 1995-12-26 직접 메모리 억세스에서의 버스사용 중재회로

Publications (2)

Publication Number Publication Date
KR970049652A true KR970049652A (ko) 1997-07-29
KR0159008B1 KR0159008B1 (ko) 1999-02-18

Family

ID=19444536

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950056841A KR0159008B1 (ko) 1995-12-26 1995-12-26 직접 메모리 억세스에서의 버스사용 중재회로

Country Status (1)

Country Link
KR (1) KR0159008B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100389030B1 (ko) * 2001-06-21 2003-06-25 삼성전자주식회사 다중 채널을 가진 고속 직접 메모리 억세스 컨트롤러
KR100442440B1 (ko) * 2001-08-28 2004-07-30 엘지전자 주식회사 프로그램 로직을 이용한 메모리 액세스 제어방법 및 장치
KR100451722B1 (ko) * 2000-02-25 2004-10-08 엘지전자 주식회사 직접 메모리 액세스 제어 장치
KR100551480B1 (ko) * 2004-10-25 2006-02-13 삼성전자주식회사 프로세서와 비휘발성 메모리 사이에 위치하는 메모리장치, 이를 포함한 시스템 및 상기 시스템 내의 데이터송수신 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100451722B1 (ko) * 2000-02-25 2004-10-08 엘지전자 주식회사 직접 메모리 액세스 제어 장치
KR100389030B1 (ko) * 2001-06-21 2003-06-25 삼성전자주식회사 다중 채널을 가진 고속 직접 메모리 억세스 컨트롤러
KR100442440B1 (ko) * 2001-08-28 2004-07-30 엘지전자 주식회사 프로그램 로직을 이용한 메모리 액세스 제어방법 및 장치
KR100551480B1 (ko) * 2004-10-25 2006-02-13 삼성전자주식회사 프로세서와 비휘발성 메모리 사이에 위치하는 메모리장치, 이를 포함한 시스템 및 상기 시스템 내의 데이터송수신 방법

Also Published As

Publication number Publication date
KR0159008B1 (ko) 1999-02-18

Similar Documents

Publication Publication Date Title
US5654988A (en) Apparatus for generating a pulse clock signal for a multiple-stage synchronizer
JP3587248B2 (ja) スキャン用フリップフロップ
EP0666541B1 (en) Apparatus and method for operating chips synchronously at speeds exceeding the bus speed
US4503490A (en) Distributed timing system
US6420907B1 (en) Method and apparatus for asynchronously controlling state information within a circuit
KR101089153B1 (ko) 상이한 클록 도메인 간에서의 데이터 신호 전송 방법 및 집적 회로
US4961013A (en) Apparatus for generation of scan control signals for initialization and diagnosis of circuitry in a computer
JP2002523857A (ja) 非同期型論理を用いたｆｉｆｏ
US6356117B1 (en) Asynchronously controlling data transfers within a circuit
US5535343A (en) Method and apparatus for generating write signals
EP0242879A2 (en) Data processor with wait control allowing high speed access
US6489825B1 (en) High speed, low power, minimal area double edge triggered flip flop
EP0520837B1 (en) Efficient arbiter
US5522048A (en) Low-power area-efficient and robust asynchronous-to-synchronous interface
US20070240094A1 (en) Partially gated mux-latch keeper
EP0277767B1 (en) Dynamic cmos current surge control
KR970049652A (ko) 직접 메모리 억세스에서의 버스사용 중재회로
US6900665B2 (en) Transfer of digital data across asynchronous clock domains
US6690221B1 (en) Method and apparatus to delay signal latching
US6185720B1 (en) Slaveless synchronous system design
CN113168205B (zh) 用于低功率设计的用于基于事务的传输时钟门控的装置
US5249154A (en) Data access controller and method
KR20010006850A (ko) 스큐 포인터 발생 회로 및 방법
JPS6214868B2 (ko)
JP2784388B2 (ja) デジタル・システム

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020329

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee