Claims (3)
타이밍검출 방법에 있어서, 중간주파수단의 표본화를 이용하여 표본화된 디지탈데이터의 패턴을 검색함으로써, 입력데이타가 "10011" 또는 "1100"의 연속된 이진데이타일 경우에만 출력신호를 하이 또는 로우논리값을 출력하고, 이외의 입력데이타일 경우에는 출력신호를 상기의 반대논리값을 출력하여 영교차점의 타이밍검출하는 것을 특징으로 하는 최소시프트키잉 타이밍검출 방법.In the timing detection method, an output signal is set to a high or low logical value only when the input data is continuous binary data of " 10011 " or " 1100 " Outputting the output signal and outputting the opposite logic value to detect the timing of the zero crossing point.
제1항에 있어서, 상기의 영교차점의 타이밍검출에 있어서, 2주기 기간동안에 5회의 표본화를 하여 타이밍 검출을 하는 것을 특징으로 하는 최소시프트키잉 타이밍검출 방법.The minimum shift keying timing detection method according to claim 1, wherein the timing detection of the zero crossing point is performed by sampling five times during a period of two cycles.
타이밍검출기에 있어서, 클럭단, 입력단, 출력단을 가진 다수의 플립플롭과 다수의 논리곱회로와 논리합회로로 이루어지며, 입력단은 입력데이타를 수신하여 클럭에 동기시켜 출력하는 제1플립플롭과, 입력단은 상기의 제1 플립플롭의 출력을 수신하여, 클럭에 동기시켜 출력하는 제2플립플롭과, 상기의 입력데이타의 반전신호와 상기의 제1플립플롭의 반전 출력을 수신하여 논리곱하여 출력하는 제1논리곱회로와, 상기의 입력데이타와 상기의 제1플립플롭의 출력을 수신하여 논리곱하여 출력하는 제2논리곱회로와, 상기의 제1논리곱회로의 출력과 상기의 제2플립플롭의 출력을 수신하여 논리곱하여 출력하는 제3논리곱회로와, 상기의 제2논리곱회로의 출력과 상기의 제2플립플롭의 반전출력을 수신하여 논리곱하여 출력하는 제4논리곱회로와, 입력단은 상기의 제3논리곱회로의 출력을 수신하여 클럭에 동기시켜 출력하는 제3플립플롭과, 입력단은 상기의 제4논리곱회로의 출력을 수신하여 클럭에 동기시켜 출력하는 제4플립플롭과, 입력단은 상기의 제3플립플롭의 출력을 수신하여 클럭에 동기시켜 출력하는 제5플립플롭과, 입력단은 상기의 제4플립플롭의 출력을 수신하여 클럭에 동기시켜 출력하는 제6플립플롭과, 상기의 제5플립플롭의 출력과 상기의 제2논리곱회로의 출력을 수신하여 이를 논리곱하여 출력하는 제5논리곱회로와, 상기의 제1논리곱회로의 출력과 상기의 제6플립플롭의 출력을 수신하여 이를 논리곱하여 출력하는 제6논리곱회로와, 상기의 제5논리곱회로의 출력과 상기의 제6논리곱회로의 출력을 수신하여 논리합하여 출력하는 논리합회로와, 입력단은 상기의 논리합회로의 출력을 수신하여 클럭에 동기시켜 출력하는 제7플립플롭과, 입력단은 상기의 제7플립플롭의 출력을 수신하여 클럭에 동기시켜 출력하는 제8플립플롭과, 입력단은 상기의 제8플립플롭의 출력을 수신하고 상기의 클럭의 반전클럭에 동기시켜 출력신호를 출력하는 제9플립플롭으로 이루어진 것을 특징으로 하는 디지탈 타이밍검출기.In the timing detector, a plurality of flip-flops having a clock stage, an input stage, and an output stage, a plurality of AND circuits, and a logic sum circuit, each input stage receiving a first data and outputting in synchronization with a clock, and an input stage Is a second flip-flop that receives the output of the first flip-flop and is synchronized with a clock and outputs the second flip-flop; A logical logic circuit, a second logical circuit for receiving and logically multiplying the input data and the output of the first flip-flop, and outputting the first logical circuit and the second flip-flop A third logical circuit for receiving and logically outputting the output, a fourth logical circuit for receiving and logically outputting the output of the second logical circuit and the inverted output of the second flip-flop, and an input stage A third flip-flop that receives the output of the third logical circuit and outputs it in synchronization with a clock, and an input terminal of the fourth flip-flop that receives the output of the fourth logical product circuit and outputs it in synchronization with a clock; A fifth flip-flop for receiving the output of the third flip-flop and synchronizing with a clock, and an input end for the sixth flip-flop for receiving and outputting the fourth flip-flop in synchronization with a clock; A fifth logical circuit configured to receive the output of the fifth flip flop and the output of the second logical circuit, and to multiply and output the output of the fifth flip flop; the output of the first logical circuit and the sixth flip flop A sixth logical circuit that receives the output and logically multiplies it and outputs the output; a sixth logical circuit that receives and logically outputs the output of the fifth logical circuit and the output of the sixth logical circuit; Output of the logic sum circuit A seventh flip-flop for receiving and outputting in synchronization with a clock; an input terminal for receiving an output of the seventh flip-flop; and an eighth flip-flop for receiving and outputting in synchronization with a clock; And a ninth flip-flop for receiving and outputting an output signal in synchronization with the inverted clock of the clock.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.