KR970012539A - Data separator - Google Patents

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KR970012539A
KR970012539A KR1019950027218A KR19950027218A KR970012539A KR 970012539 A KR970012539 A KR 970012539A KR 1019950027218 A KR1019950027218 A KR 1019950027218A KR 19950027218 A KR19950027218 A KR 19950027218A KR 970012539 A KR970012539 A KR 970012539A
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South Korea
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predetermined
data
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KR1019950027218A
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Korean (ko)
Inventor
김재원
Original Assignee
김광호
삼성전자 주식회사
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Abstract

본 발명은 데이터 분리기를 공개한다. 그 장치는 수직동기신호 및 수평동기신호를 입력으로 하여 수직동기신호의 하강엣지에서 수평동기신호에 의해 영상신호의 9H 구간만큼 지연시킴으로써 수직동기신호의 하강엣지후 10H, 11H, 12H 구간에서만 게이트 펄스를 출력하고 그외의 모든 구간에서는 로우레벨을 출력하는 지연부, 영상신호 및 상기 그라운드값을 각각 입력으로 하여 게이트 펄스가 발생하는 경우에는 영상신호를 출력하고 그외의 경우에는 그라운드값을 출력하는 선택출력기, 선택출력신호 및 소정의 DC 전원을 입력으로 선택출력신호와 소정의 DC값을 비교하여 선택출력신호가 소정의 DC값보다 큰 경우에는 하이레벨의 신호를 출력하고 작은 경우에는 로우레벨 신호를 출력함으로써 영상신호로부터 데이터를 분리해내기 위한 비교부로 구성되어 있다. 따라서, 수직동기신호를 9H 구간만큼 지연시키는것에 의해 간단하게 게이트 펄스와 인에이블 플래그 신호를 발생시킴으로써 종래의 아날로그 데이터 분리기에 비해 매우 간단하게 데이터 분리회로를 구성할 수 있고, 종래의 데이터 분리기가 데이터 분리구간의 설정이 지나치게 큼으로써 발생되는 데이터의 오분리 가능성을 제거할 수 있는 효과가 있다.The present invention discloses a data separator. The device inputs the vertical synchronous signal and the horizontal synchronous signal as inputs, and delays them by the horizontal synchronous signal by 9H section of the video signal at the falling edge of the vertical synchronous signal. The output unit outputs the video signal when the gate pulse is generated by inputting the delay unit, the video signal and the ground value, respectively, and outputs the ground value in all other sections. By inputting the selection output signal and the predetermined DC power supply, the selection output signal is compared with the predetermined DC value, and if the selection output signal is larger than the predetermined DC value, a high level signal is output; And a comparator for separating data from the video signal. Therefore, by simply generating the gate pulse and the enable flag signal by delaying the vertical synchronization signal by 9H section, the data separation circuit can be configured much simpler than the conventional analog data separator, and the conventional data separator There is an effect that can eliminate the possibility of erroneous separation of data generated by the setting of the separation section is too large.

Description

데이터 분리기Data separator

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제3도는 본 발명인 데이터 분리기의 블록도를 나타낸 것이다.3 shows a block diagram of the data separator of the present invention.

Claims (4)

수직동기신호 및 수평동기신호를 입력으로 하여 수직동기신호의 하강엣지에서 수평동기신호에 의해 영상신호의 9H 구간만큼 지연시킴으로써 수직동기신호의 하강엣지후 10H, 11H, 12H 구간에서만 게이트 펄스를 출력하고 그외의 모든 구간에서는 로우레벨을 출력하는 지연부; 상기 영상신호 및 상기 그라운드값을 각각 입력으로 하여 상기 게이트 펄스가 발생하는 경우에는 영상신호를 출력하고 그외의 경우에는 그라운드값을 출력하는 선택출력기; 상기 선택출력신호 및 소정의 DC 전원을 입력으로 상기 선택출력신호와 소정의 DC값을 비교하여 상기 선택출력신호가 소정의 DC값보다 큰 경우에는 하이레벨의 신호를 출력하고 작은 경우에는 로우레벨의 신호를 출력함으로써 영상신호로부터 데이터를 분리해내기 위한 비교부를 구비한 것을 특징으로 하는 데이터 분리기.By inputting vertical synchronous signal and horizontal synchronous signal, delaying by 9H section of video signal by horizontal synchronous signal at falling edge of vertical synchronous signal, gate pulse is output only in 10H, 11H, 12H section after falling edge of vertical synchronous signal. A delay unit for outputting a low level in all other sections; A selection output unit configured to output the video signal when the gate pulse is generated by inputting the video signal and the ground value, respectively, and output the ground value in other cases; The selection output signal and the predetermined DC power are input to compare the selection output signal with a predetermined DC value, and when the selection output signal is greater than a predetermined DC value, a high level signal is output. And a comparator for separating the data from the video signal by outputting the signal. 제1항에 있어서, 상기 지연부는 수평동기신호를 클럭으로 사용하여 수직동기신호를 지연시켜주기 위한 9개의 D-플립플롭으로 구성된 것을 특징으로 하는 데이터 분리기.The data separator of claim 1, wherein the delay unit comprises nine D-flip flops for delaying the vertical synchronization signal using a horizontal synchronization signal as a clock. 제1항에 있어서, 상기 지연부는 반주기-수평동기신호를 클럭으로 사용하여 수직동기신호를 지연시켜주기 위한 4개의 D-플립플롭; 및 수평동기신호를 클럭으로 사용하여 수직동기신호를 지연시켜주기 위한 1개의 D-플립플롭으로 구성된 것을 특징으로 하는 데이터 분리기.2. The apparatus of claim 1, wherein the delay unit comprises: four D flip-flops for delaying the vertical synchronization signal using a half-period horizontal synchronization signal as a clock; And one D-flip-flop for delaying the vertical synchronization signal using the horizontal synchronization signal as a clock. 제1항에 있어서, 상기 지연부는 복합동기신호를 입력으로 하고 수직동기신호를 리셋신호로 하여 10,11,12를 카운트할 때 하이레벨의 로직신호를 출력하는 카운터로 구성된 것을 특징으로 하는 데이터 분리기.The data separator of claim 1, wherein the delay unit comprises a counter which outputs a logic signal of a high level when counting 10, 11 and 12 using the composite synchronization signal as the input and the vertical synchronization signal as the reset signal. . ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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