KR970011765B1 - Manufactruing method for field effect transistor type semiconductor device - Google Patents
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Abstract
Description
제 1 도는 종래의 반도체 소자의 형성방법에 따라 실리콘 기판상에 반도체소자를 형성한 상태를 도시한 단면도.1 is a cross-sectional view showing a state in which a semiconductor element is formed on a silicon substrate in accordance with a conventional method of forming a semiconductor element.
제 2A 도 내지 제 2F 도는 본 발명의 전계 효과형 반도체 소자의 제조 공정도.2A to 2F are process drawings of the field effect semiconductor device of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11, 21 : 실리콘 기판12, 30 : 소오스/드레인영역11, 21 silicon substrate 12, 30 source / drain regions
13, 34 : 필드 산화막14, 31 : 절연 산화막13, 34: field oxide film 14, 31: insulating oxide film
15, 27 : 게이트 산화막16, 28' : 게이트 전극15, 27: gate oxide film 16, 28 ': gate electrode
18, 32 : 금속배선22 : 패드용 산화막18, 32: metal wiring 22: pad oxide film
23 : 제 1 질화막 패턴25 : 제 2 질화막23: first nitride film pattern 25: second nitride film
26 : 에피택셜 단결정 실리콘28 : 폴리 실리콘막26 epitaxial single crystal silicon 28 polysilicon film
26' : 에피택셜 단결정 실리콘 패턴29 : 측면 산화막26 ': epitaxial single crystal silicon pattern 29: side oxide film
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 소자를 소형화하면서 실리콘 기판과 금속배선의 접합부에서 발생하는 스파이킹 현상을 방지하게 하는 전계 효과형 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a field effect type semiconductor device, which makes it possible to miniaturize a device and to prevent spiking occurring at the junction between the silicon substrate and the metal wiring.
종래의 반도체 소자의 제조방법에 있어서는 실리콘 기판과 금속배선간의 접합부에서 열공정을 거치는 과정에서 실리콘 기판상에 증착되어 있는 금속, 특히, 알루미늄과 같은 금속원자들이 실리콘 기판내로 용융되어 녹아 들어가는 스파이킹 현상으로 인해 접합부에서는 금속층과 실리콘 기판과의 얕은 접합의 형성이 어렵고 콘택저항이 증가되는 등이 문제가 있다.In the conventional method of manufacturing a semiconductor device, a spike phenomenon in which metal deposited on the silicon substrate, particularly metal atoms such as aluminum, is melted and melted into the silicon substrate during the thermal process at the junction between the silicon substrate and the metal wiring As a result, it is difficult to form a shallow junction between the metal layer and the silicon substrate in the junction and the contact resistance is increased.
제 1 도는 종래의 반도체 소자의 제조방법에 따라 실리콘 기판상에 금속배선을 형성한 상태의 단면도이다. 제 1 도에 도시된 바와같이, 종래의 반도체 소자의 제조방법에 있어서는, 실리콘 기판(11)는 일측 상부에 필드 산화막(13)이 형성되어 있고, 나머지 활성 영역의 실리콘기판(11)상에는 게이트 산화막(15)과 게이트 전극(16)이 형성되어 있으며, 상기 게이트전극(16)의 측벽에는 스페이서 산화막(17)이 형성되어 있고, 게이트 전극(16) 양측의 실리콘 기판(11)에는 N- 및 N+로된 소오스/드레인영역(12)이 형성되어 있다.1 is a cross-sectional view of a metal wiring formed on a silicon substrate in accordance with a conventional method for manufacturing a semiconductor device. As shown in FIG. 1, in the conventional semiconductor device manufacturing method, the field oxide film 13 is formed on one side of the silicon substrate 11, and the gate oxide film is formed on the silicon substrate 11 in the remaining active region. 15 and a gate electrode 16 are formed, a spacer oxide film 17 is formed on the sidewall of the gate electrode 16, and N- and N + are formed on the silicon substrate 11 on both sides of the gate electrode 16. The source / drain regions 12 are formed.
또한, 상기 구조의 전표면에 절연 산화막(14)이 증착되어 있고, 상기 소오스/드레인영역(12)상의 절연산화막(14)이 제거된 콘택홀을 통하여 상기 소오스/드레인영역(12)과 접촉되는 금속배선(18)이 형성되어 있다.In addition, an insulating oxide film 14 is deposited on the entire surface of the structure, and the insulating oxide film 14 on the source / drain area 12 is contacted with the source / drain area 12 through a contact hole from which the insulating oxide film 14 is removed. Metal wiring 18 is formed.
상기와 같은 종래 기술에 따라 전계효과형 반도체소자는 상기 노출된 콘택홀저면의 실리콘 기판(11)에 금속, 특히, 알루미늄(AL)과 같은 금속원자가 실리콘 기판(11)과 접속한 상태에서 열공정을 거치게되는데, 이 과정에서 금속원자가 용융되어 실리콘 기판(11)내로 녹아들어가는 스파이킹 현상이 생긴다. 상기 스파이킹 현상은 실리콘 기판(11)과 금속배선(18)의 접합부에서 실리콘 기판(11)내로 금속원자들이 용융되어 침투되어 들어감으로 인해 접합부의 두께가 두꺼워져 얕은 접합의 형성을 어렵게 하며 콘택부에서의 저항을 증가시켜 소자의 특성 및 신뢰성을 저하시키는 등의 문제점이 있다.According to the prior art as described above, the field effect type semiconductor device is thermally processed in a state in which a metal, particularly an aluminum atom such as aluminum (AL), is connected to the silicon substrate 11 on the exposed contact hole bottom surface. In this process, a metal atom is melted and a spiking phenomenon that melts into the silicon substrate 11 occurs. The spiking phenomenon is difficult to form a shallow junction because the thickness of the junction becomes thick due to melting and penetration of metal atoms into the silicon substrate 11 at the junction between the silicon substrate 11 and the metal wiring 18. There is a problem of increasing the resistance at and lowering the characteristics and reliability of the device.
따라서, 본 발명은 상기의 문제점을 해결하기 위해, 실리콘 기판과 금속배선의 연결부위를 단결정 실리콘막으로 형성하고 그 내부에 N-이온과 N+이온을 각각 주입하여 소오스/드레인영역을 형성하고 상기 소오스/드레인영역 상부에 금속배선을 형성시킴으로 실리콘 기판 상부에서의 스파이킹 현상을 방지하도록 한 전계 효과형 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, in order to solve the above problem, the present invention forms a connection region between a silicon substrate and a metal wiring with a single crystal silicon film and implants N − ions and N + ions therein to form a source / drain region. It is an object of the present invention to provide a method for manufacturing a field effect type semiconductor device in which a metal wiring is formed on an upper portion of a source / drain region to prevent a spiking phenomenon on an upper surface of a silicon substrate.
상기 목적을 달성하기 위한 본 발명이 전계 효과형 반도체 소자의 제조방법의 특징은, 반도체 소자제조 공정에 있어서, 실리콘 기판상에 활성영역을 정의하는 필드 산화막을 형성하는 단계와, 상기 필드 산화막의 상부에 질화막 패턴을 형성하는 공정과, 상기 구조의 전표면에 에피택셜 단결정 실리콘을 형성하는 단계와, 상기 에피택셜 단결정 실리콘을 패턴닝하여 실리콘 기판 뿐아니라 필드 산화막과도 중첩되는 부분을 가지는 에피택셜 단결정 실리콘 패턴을 형성하는 단계와, 상기 구조의 전표면에 게이트 산화막 및 폴리 실리콘막을 형성하는 단계와, 상기 폴리실리콘막을 패턴닝하여 게이트 전극을 형성하는 단계와, 상기 게이트전극 양측의 단결정실리콘층 패턴에 저농도 불순물영역을 형성하는 단계와, 상기 구조의 전표면에 산화막을 증착한 후 이방성 블랭키트 식각으로 식각하여 에피택셜 단결정 실리콘 패턴과 게이트 전극의 측벽에 측면 산화막을 형성하는 단계와, 상기 게이트전극 양측의 단결정 실리콘 패턴에 고농도 불순물을 이온주입하여 소오스/드레인영역을 형성하는 단계와, 상기 소오스/드레인영역을 노출시키는 콘택홀을 구비하는 절연 산화막을 형성하는 단계와, 상기 콘택홀을 통하여 소오스/드레인영역과 콘택되는 금속배선을 형성하는 단계를 구비함에 있다.The present invention for achieving the above object is characterized in that, in the semiconductor device manufacturing process, forming a field oxide film defining an active region on a silicon substrate, and the top of the field oxide film An epitaxial single crystal having a process of forming a nitride film pattern on the surface, forming epitaxial single crystal silicon on the entire surface of the structure, and patterning the epitaxial single crystal silicon to overlap a silicon substrate as well as a field oxide film. Forming a silicon pattern, forming a gate oxide film and a polysilicon film on the entire surface of the structure, patterning the polysilicon film to form a gate electrode, and forming a single crystal silicon layer pattern on both sides of the gate electrode. Forming a low concentration impurity region, and depositing an oxide film on the entire surface of the structure Etching by anisotropic blank kit etching to form a side oxide film on the sidewalls of the epitaxial single crystal silicon pattern and the gate electrode, and forming a source / drain region by ion implanting high concentration impurities into the single crystal silicon pattern on both sides of the gate electrode. And forming an insulating oxide film having a contact hole exposing the source / drain region, and forming a metal wiring contacting the source / drain region through the contact hole.
이하, 첨부된 도면을 참조하여 본 발명의 상세한 설명을 하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제 2A 도 내지 제 2F 도는 본 발명에 따른 전계 효과형 반도체 소자의 제조 공정도이다.2A to 2F are manufacturing process diagrams of the field effect semiconductor device according to the present invention.
제 2A 도는 실리콘기판(21)의 활성영역상에 패드용 산화막(22)과 제 1 질화막 패턴(23)을 형성하고, 열산화 공정으로 노출된 실리콘 기판(21)에 필드 산화막(24)을 형성하는 상태를 도시하고 있다.The pad oxide film 22 and the first nitride film pattern 23 are formed on the active region of the silicon substrate 21, and the field oxide film 24 is formed on the silicon substrate 21 exposed by the thermal oxidation process. The state of doing is shown.
제 2B도는 상기 제 1 질화막 패턴(23)을 식각하여 제거한 후, 전체 구종의 상부에 제 2 질화막(25)을 500Å정도의 두께로 형성하고 사진 식각으로 제2 질화막(25)이 필드 산화막(24) 상부에만 남도록 하고, 실리콘 기판(23) 상부에 남아있는 패드 산화막(22)을 제거한 후, 전표면에 에피택셜 단결정 실리콘(26)층을 형성한 상태를 도시하고 있다. 이때, 에피택셜 단결정 실리콘(26)은 엠비이(MBE) 방식으로 700℃ 이상에서 300~3000Å 정도 두게로 형성한다.FIG. 2B shows that after removing the first nitride film pattern 23 by etching, the second nitride film 25 is formed to a thickness of about 500 kV on the upper part of the entire sphere, and the second nitride film 25 is formed by the field etching film 24 by photolithography. The epitaxial single crystal silicon 26 layer is formed on the entire surface after removing the pad oxide film 22 remaining on the upper portion of the silicon substrate 23. At this time, the epitaxial single crystal silicon 26 is formed to a thickness of about 300 ~ 3000 Pa at 700 ℃ or more in the MBE (MBE) method.
제 2C도는 상기 에피택셜 단결정 실리콘(26)층을 사진 식각하여 상기 실리콘기판(21) 및 그 양측의 필드산화막(24)과 중첩되는 부분을 갖는 에피택셜 단결정 실리콘 패턴(26')을 형성하고, 전체 구조의 상부에 게이트 산화막(27)과 도핑된 폴리실리콘막(28)을 형성한 상태를 도시하고 있다.2C shows an epitaxial single crystalline silicon layer 26 photo-etched to form an epitaxial single crystalline silicon pattern 26 'having a portion overlapping with the silicon substrate 21 and the field oxide film 24 on both sides thereof. The state in which the gate oxide film 27 and the doped polysilicon film 28 are formed on the entire structure is shown.
제 2D도는 상기 게이트 산화막(27) 및 폴리 실리콘막(28)을 게이트전극 패턴닝용 마스크를 사용하여 사진 식각하여 폴리실리콘막(28) 패턴으로된 게이트 전극(28')을 형성한 다음, N-이온을 소정의 각도로 상기 에피택셜 단결정 실리콘 패턴(26')내로 주입한 상태를 도시하고 있다.The one by photolithography and the gate oxide film 27 and polysilicon film 28 to turn 2D using the gate electrode pattern ningyong mask to form a gate electrode 28 'of the polysilicon film 28 pattern, and then, N - A state in which ions are implanted into the epitaxial single crystal silicon pattern 26 'at a predetermined angle is shown.
제 2E도는 전체구조 상부에 저온 산화막을 증착하고나서, 이를 이방성 블랭키트 식각방법으로 식각하여 상기 단결정 실리콘 패턴(26')과 게이트 전극(28') 측면에 측면 산화막(29)을 형성한 후, 상기 에피택셜 단결정 실리콘 패턴(26')내로 N+이온을 주입하여 엘.디.디(lightly doped drain; 이하 LDD라 칭함) 구조의 소오스/드레인영역(30)을 형성한 상태를 도시하고 있다.In FIG. 2E, a low temperature oxide film is deposited on the entire structure and then etched by an anisotropic blank kit etching method to form a side oxide film 29 on the side of the single crystal silicon pattern 26 'and the gate electrode 28'. And a source / drain region 30 having a lightly doped drain (LDD) structure formed by implanting N + ions into the epitaxial single crystal silicon pattern 26 '. .
제 2F 도는 상기 구조의 전표면에 절연용 산화막(31)을 형성한 후, 소정의 사진 식각에 의해 콘택홀을 소오스/드레인(30)의 상부에 위치하도록 형성하고, 상기 콘택홀을 통하여 소오스/드레인영역(30)과 접촉되는 금속배선(32)을 형성한 상태를 도시하고 있다. 이때, 상기 절연용 산화막(31) 대신 절연용 산화막 및 비피에스지(BPSG) 막의 2중 구조막으로 할 수도 있다.2F or after the insulating oxide film 31 is formed on the entire surface of the structure, the contact hole is formed on the source / drain 30 by a predetermined photolithography, and the source / drain is formed through the contact hole. The state in which the metal wiring 32 is formed in contact with the drain region 30 is shown. In this case, instead of the insulating oxide film 31, a double structure film of an insulating oxide film and a BPSG film may be used.
상기의 제 2F 도에서 알 수 있는 바와같이, 절연 산화막(31)을 전체구조의 상부에 형성한 후, 상기 소오스/드레인영역(30) 상부의 절연 산화막(31)을 식각하여 소오스/드레인영역(30)이 노출된 콘택홀을 형성하고, 상기 콘택홀을 통하여 상기 소오스/드레인영역(30)과 콘택되는 금속배선(32)을 형성함으로써 금속배선을 구성하는 금속층이 하부 실리콘 기판(21)과 일정간격 이격되어 위치하게 된다.As can be seen in FIG. 2F, after the insulating oxide film 31 is formed on the entire structure, the insulating oxide film 31 on the source / drain region 30 is etched to form a source / drain region ( 30 is formed to expose the contact hole, and through the contact hole to form the metal wiring 32 in contact with the source / drain region 30, the metal layer constituting the metal wiring is constant with the lower silicon substrate 21 It is located at intervals apart.
따라서, 금속배선(32)을 형성하는 금속층과 소오스/드레인영역(30)이 접합부에서 금속원자가 용융되어 접합부 하부로 침투되는 스파이킹 현상이 생긴다 하더라도, 스파이킹 현상으로 인해 금속층이 소오스/드레인영역(30) 접합부 하부로 침투하는 영역이 실리콘기판(21)에는 미치지 못하게 된다.Therefore, even if the metal layer forming the metal wiring 32 and the source / drain region 30 are spiked to melt the metal atoms at the junction and penetrate into the lower portion of the junction, the metal layer may be exposed to the source / drain region due to the spike. 30) The region penetrating below the junction portion does not reach the silicon substrate 21.
이상에서 설명한 바와 같은 본 박명의 전계 효과형 반도체 소자의 제조방법은 게이트 전극 부위를 소형화 하면서, 실리콘 기판과 금속배선간의 직접접속에 의한 스파이킹 현상을 방지하여 소자의 특성 및 신뢰성을 향상 시킬 수 있다.As described above, the method of manufacturing the field effect type semiconductor device according to the present invention can reduce the size of the gate electrode and prevent spiking due to the direct connection between the silicon substrate and the metal wiring, thereby improving the characteristics and reliability of the device. .
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