KR970009974B1 - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
제1a도는 내지 제1e도는 종래의 WSi2/폴리실리콘 구조의 게이트의 형성 방법을 나타내는 단면도.1A to 1E are cross-sectional views showing a method of forming a gate of a conventional WSi 2 / polysilicon structure.
제2a도 및 제2b도 내지 제2c도는 전술한 종래의 방법에 의해 게이트를 형성할 때 식각과정에서 발생하는 부산물에 의해 발생하는 문제점을 설명하기 위한 단면 SEM사진 및 단면도.2a and 2b to 2c is a cross-sectional SEM photograph and cross-sectional view for explaining the problems caused by by-products generated during the etching process when forming the gate by the conventional method described above.
제3a도 내지 제3e도는 본 발명에 의한 반도체 장치의 제조방법의 일실시례를 나타내는 단면도.3A to 3E are sectional views showing one embodiment of a method of manufacturing a semiconductor device according to the present invention.
제4도는 본 발명에 따른 실시례에 의해 얻어진 HTO스페이서를 평면 SEM사진.4 is a planar SEM photograph of the HTO spacer obtained by the embodiment according to the present invention.
제 5도는 게이트의 형성공정에서, 본 발명에 따른 실시례에서 처럼 열처리를 수행한 경우와, 종래의 방법에서 처럼 열처리를 수행하지 않은 경우에 있어서, 게이트와 패드 폴리실리콘 사이의 누설전류(Leakage Current)를 비교한 그래프.5 shows the leakage current between the gate and the pad polysilicon in the process of forming the gate, when the heat treatment is performed as in the embodiment according to the present invention and when the heat treatment is not performed as in the conventional method. ).
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 건식 시가공정의 수행 과정에서 발생하는 부산물들의 제거방법에 관한 것이다. 보다 구체적으로는 폴리실리콘 상에 고융점 금속 실리사이드(Re-fractory Metal Silicide)가 형성된 구조인 폴리사이드(Policide)의 건식 식각 공정에서 발생하는 부산물의 제직방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of removing by-products generated in the process of performing a dry cigar process. More specifically, the present invention relates to a method of weaving by-products generated in a dry etching process of polyicide (Policide) having a structure in which a high melting point metal silicide (Re-fractory Metal Silicide) is formed on polysilicon.
반도체 장치의 집적도가 증가함에 따라 저저항 배선의 중요성이 증대되고 있고, 최근에는 폴리실리콘을 대체하는 배선 구조로서 폴리실리콘 상에 고융점금속 실리사이드를 형성시킨 구조인 폴리사이드 구조가 저저항 배선 소재로서 비트 라인이나 게이트등에 널리 사용되고 있다. 반도체 제조 공정에서 이러한 폴리사이드 구조의 패터닝은 통상적으로 플라스마 식각인 RIE(Reactive ion Etching)방법등의 건식 식각 방법에 의해 수행된다. 이러한 건식 식각공정의 수행과정에서 여러가지 식각 부산물들이 발생하게되는 데, 이러한 식각 부산물들이 제거되지 못한 상태에서 후속 공정이 수행되면 후속 배선과의 숏트(Shof)가 발생하는 등의 여러 가지 문제점을 야기 시키게 된다.As the degree of integration of semiconductor devices increases, the importance of low-resistance wiring is increasing, and in recent years, the polyside structure, which is a structure in which a high melting point metal silicide is formed on polysilicon as a wiring structure to replace polysilicon, is used as a low resistance wiring material. It is widely used for bit lines and gates. In the semiconductor manufacturing process, patterning of such polyside structure is usually performed by a dry etching method such as a reactive ion etching (RIE) method, which is plasma etching. In the dry etching process, various etching by-products are generated. If a subsequent process is performed while these etching by-products are not removed, various problems such as a short circuit with a subsequent wiring may occur. do.
이하, 폴리사이드 구조를 건식 식각하는 과정에서 발생하는 부산물로 인한 문제점을 설명하기 위하여, 폴리사이드 구조가 널리 채용되고 있는 게이트의 형성공정을 예를 들어 설명하기로 한다.Hereinafter, in order to explain a problem due to a by-product generated in the dry etching of the polycide structure, a process of forming a gate in which the polycide structure is widely employed will be described as an example.
제1a도. 내지 제1e도는 종래의 Wsi2/폴리실리콘 구조의 게이트의 형성방법을 나타내는 공정순서도들이다.1a. 1E to 1E are process flowcharts showing a method of forming a gate of a conventional Wsi 2 / polysilicon structure.
제1a도를 참조하면, 반도체 이관(10) 상에 게이트 산화막(11), 폴리실리콘충(12), WSi2층(13) 및 HTO( High Temperature Oxide)충(14)을 차례로 형성한다.Referring to FIG. 1A, a gate oxide layer 11, a polysilicon layer 12, a WSi 2 layer 13, and a high temperature oxide (HTO) layer 14 are sequentially formed on the semiconductor conduit 10.
제1b도를 참조하면, 상기 HTO(14) 상에 포토레지스트를 도포하고 패터닝하여 포토레지스트 패턴(15)을 형성한다.Referring to FIG. 1B, a photoresist is applied and patterned on the HTO 14 to form a photoresist pattern 15.
제1c도를 참조하면, 상기 포토레지스트 패턴(15)을 식각 마스크로 하여 상기 WSi2층(13)이 노출될때까지 상기 HTO층(14)을 식자한 후, 포토레지스트 패턴(15)을 스트립하여 제거함으로써 HTO 패턴(14a)을 형성한다.Referring to FIG. 1C, the HTO layer 14 is etched using the photoresist pattern 15 as an etching mask until the WSi 2 layer 13 is exposed, and then the photoresist pattern 15 is stripped. By removing, the HTO pattern 14a is formed.
제 1d도를 참조하면, 상기 HTO 패턴(14a)을 식각 마스크로 하여 상기 WSi2층(13) 및 폴리실리콘층(12)을 건식 식각함으로써 WSi2층 패턴(13a) 및 폴리실리콘충 패턴(12a)으로 이루어진 폴리사이드 구조의 게이트를 수득한다.Referring to claim 1d also, by the HTO pattern (14a) as an etching mask the WSi 2 layer 13 and polysilicon layer 12, a dry etching by WSi 2 layer pattern (13a) and the polysilicon charge pattern (12a To obtain a gate having a polyside structure.
제1e도를 참조하면, 상기 곁과물 상에 통상의 저압화학기상증착(LPCVD)법에 의해 HTO를 증착한 후, 전면 이방성 식각하여 HTO스페이서(Spacer)(17)를 형성한다.Referring to FIG. 1e, HTO is deposited on the sidewall by a conventional low pressure chemical vapor deposition (LPCVD) method, and then anisotropically etched to form an HTO spacer 17.
그러나, 이러한 종래의 방법에 의한 게이트 형성방법은 제 ID도의 WSi2층(13) 및 폴리실리콘층(12)건식 식각공정 과정에서, 제 1d도에 도시된 바와 같이, WSi2층 패턴(13a) 및 폴리실리콘층 패턴(12a)으로 이루어진 폴리사이드 구조의 게이트의 측벽에 식각 부산물(16)이 흡착된다.However, the gate forming method according to the conventional method is a WSi 2 layer pattern 13a in the dry etching process of the WSi 2 layer 13 and the polysilicon layer 12 of FIG. ID, as shown in FIG. 1d. And the etch byproduct 16 is adsorbed on the sidewall of the gate of the polyside structure including the polysilicon layer pattern 12a.
제 2a도 내지 제 2c도는 전술한 종래의 방법에 의해 배이트를 형성할 때 식각과정에서 발생하는 부산물에 의해 발생하는 문제점을 설명하기 위한 도면틀이다 제2a 도 내지 제2c도에서 동일한 참조번호는 동일한 부재를 나타낸다.2A to 2C are diagrams for explaining a problem caused by by-products generated during etching when forming a bait by the conventional method described above. In FIG. 2A to FIG. The same member is shown.
제 2a도는 상기 제 IE도에서의 HTO 스페이서를 탑 뷰(Top View)로 관찰한 SEM 사진이다. 도시된 바와 같이, 스페이서의 프로파일이 블록하게 나오는 현상(이하 험프(Hump)현상이라함)이 발생하게 된다.FIG. 2A is a SEM photograph of the HTO spacer in the IE view in a top view. As shown, a phenomenon in which the profile of the spacer is blocked (hereinafter referred to as Hump phenomenon) occurs.
본 발명자는 이러한 험프 현상의 원인을 규명하기 위하여, Supreme 4(Ver 5.1 System) 프로그램을 이용하여 WSi2층의 측벽에 부산물이 존재할 때의 HTO 스페이서의 프로파일을 시뮬레이션(Simulation)하여 보았다.In order to determine the cause of this hump phenomenon, the inventors simulated the profile of the HTO spacer when the by-products exist in the sidewall of the WSi 2 layer using the Supreme 4 (Ver 5.1 System) program.
제 2b도는 그 시뮬레이션 결과를 나타낸 도면이다. 도시된 바와 같이, WSi2층(21)의 측벽에 부산물(22)이 존재하면, HTO 스페이서(23)의 프로파일이 블록해지는 험프현상이 발생함을 확인할 수 있었다.2B is a diagram showing the simulation result. As shown, when the by-product 22 is present on the side wall of the WSi 2 layer 21, it was confirmed that the hump phenomenon that the profile of the HTO spacer 23 is blocked.
제 2c도는 상기 험프 현상에 의해 발생될 수 있는 후속 공정에서의 문제점을 나타내는 도면이다.Figure 2c is a diagram showing problems in subsequent processes that may be caused by the hump phenomenon.
게이트의 건식 식각 공정에서 형성된 부산물이 게이트의 측벽에 흡착되어 있는 상태에서 HTO 스페이서(23)를 형성하게 되면, 전술한 바와 같이 스페이서(23)의 프로파일이 볼록하게 나오는 험프현상이 발생하게 되며, 그 곁과를 상에, 후속 공정인 패드 폴리실리폰(24) 형성공정 전에 행해지는 클리닝정을 수행하면 상기 부산물이 에칭되어 부산물이 홉착되어 있던 부위에 슬리트(Slit)(25)가 형성된다.When the HTO spacer 23 is formed while the by-product formed in the dry etching process of the gate is adsorbed on the sidewall of the gate, a hump phenomenon occurs in which the profile of the spacer 23 is convex, as described above. On the side and the cleaning tablet, which is performed before the subsequent process of forming the pad polysilicon 24, the by-product is etched to form a slit 25 at the site where the by-product is stuck.
이 상태에서 패드 폴리실리콘(24)이 형성되면 게이트와 패드 폴리실리콘(24) 사이에 숏트가 발생하게된다.In this state, when the pad polysilicon 24 is formed, a short is generated between the gate and the pad polysilicon 24.
이상에서 종래의 데이트 형성공정을 예를 들어 설명한 바와 같이 폴리사이드의 건식 식각과정에서 발생하는 식각 부산물을 제거하지 못하면, 후속 공정의 신뢰도를 저하시켜서 반도체 장치의 수율이 낮아지 게 된다.As described above, for example, when the etching by-products generated in the dry etching process of the polycide are not removed, the yield of the semiconductor device may be lowered.
이러한 건식 식각 공정에서 발생하는 부산물의 제거 문제는 폴리사이드 구조의 식각에 국한된 문제는 아니다. 예를 들면, 폴리실리콘층의 식각시나, Al이나 Al이 함유된 합금충으로 이루어진 하부도전층상의 절연층을 오바 에칭(Over-etching)시에 발생하는 부산물의 제거 문제등 건식 식각에 의한 패터닝이나 개구 형성등이 필요한 공정에는 부산물이 발생하고 그것의 효율적인 제거가 필요하다.The problem of removing by-products generated in the dry etching process is not limited to the etching of the polyside structure. For example, patterning by dry etching, such as a problem of removing by-products generated during etching of the polysilicon layer or over-etching the insulating layer on the lower conductive layer made of Al or Al-containing alloys, Processes that require opening, etc., generate by-products and require efficient removal of them.
본 발명의 목적은 폴리사이드를 건식 식각 하는 과정에서 발생하는 부산물들을 효과적으로 제거하는방법을 제공하는 데 있다.An object of the present invention is to provide a method for effectively removing by-products generated in the dry etching of polysides.
본 발명의 다른 목적은 WSi2층/폴리실리콘의 구조로 이루어진 폴리사이드를 건식 식각하는 과정에서 발생하는 식각 부산물들을 효과적으로 제거하는 방법을 제공하는 데 있다.Another object of the present invention is to provide a method for effectively removing the etch by-products generated during the dry etching of a polyside having a WSi 2 layer / polysilicon structure.
상기한 본 발명의 또 다른 목적은 WSi2층/폴리실리콘의 구조로 이루어진 폴리사이드를 건식 식각하는 과정에서 발생하는 식각 부산물들을 효과적으로 제거하여 안정된 구조를 갖는 HTO 스페이서를 형성시킬 수 있는 게이트 형성방법을 제공하는 데 있다.Another object of the present invention is to form a gate forming method that can effectively remove the etching by-products generated during the dry etching of the polyside consisting of WSi 2 layer / polysilicon structure to form a HTO spacer having a stable structure To provide.
본 발명의 목적을 달성하기 위아여, 본 발명은, 반도체 기관상의 임의의 하부구조물 상에 폴리실리콘층을 형성하는 단계 : 상기 폴리실리콘층 상에 고융점금속 실리사이드층을 형성하는 단계 : 상기 폴리실리콘층 및 상기 고융점금속 실리사이드층을 건식 식각하여 폴리실리콘층 패턴 및 고융점금속 실리사이드층 패턴을 형성하는 단계 : 및 상기 건식 식각단계에서 발생하는 부산물을 제거하기 위하여, 상기 결과물을 소정 온도에서 열처리하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.In order to achieve the object of the present invention, the present invention, the step of forming a polysilicon layer on any substructure on the semiconductor engine: forming a high melting point metal silicide layer on the polysilicon layer: the polysilicon Dry etching the layer and the high melting point metal silicide layer to form a polysilicon layer pattern and a high melting point metal silicide layer pattern; and to remove the by-products generated in the dry etching step, heat treating the resultant at a predetermined temperature. It provides a method for manufacturing a semiconductor device comprising the step.
본 발명에 따른 반도체 장치의 제조방법치 구체적인 일례에 의하면, 상기 열처리 단계는 상기 건식식각 단계에서 발생하는 부산물들의 비등점들보다 높고 피식각물질의 비등점보다는 낮은 온도에서 수행되는 것을 그 특징으로 한다.According to a specific example of the method of manufacturing a semiconductor device according to the present invention, the heat treatment step is performed at a temperature higher than the boiling points of the by-products generated in the dry etching step and lower than the boiling point of the etched material.
본 발명에 따른 반도체 장치의 제조방법의 다른 구체적인 일례에 의하면, 상기 열처리 단계는 비산화 분위기에서, 즉, 산소가 함유되지 않은 분위기에서, RTP방법에 의하거나, 고진공에서 어닐링하는 방법을 사용하여 수행된다.According to another specific example of the method of manufacturing a semiconductor device according to the present invention, the heat treatment step is performed in a non-oxidizing atmosphere, that is, in an atmosphere containing no oxygen, by the RTP method or by annealing in a high vacuum. do.
본 발명에 따른 반도체 장치의 제조방법의 또 다른 구체적인 일례에 의하면, 상기 고융점금속 실리사이드층은 WSix,TiSix,,Mosix,Tasix 혹은 CoSix 등으로 이루어진 것을 그 특징으로 한다.According to another specific example of the method for manufacturing a semiconductor device according to the present invention, the high melting point metal silicide layer is characterized in that it is made of WSix, TiSix, Mosix, Tasix, or CoSix.
폴리사이드를 패터닝하기 위한 식각 공정은 고융점금속 실리사이드의 식각 공정과 폴리실리콘의 식각 공정이 순차적으로 이루어지며, 실리사이드의 식각 공정은 일반적으로 불소(F)와 염소(Cl)를 함유하는 가스, 예를 들면, SF6및 Cl2이 함유된 가스를 사용하여 건식 식각하고, 폴리실리콘의 식각공정은 불소(F)와 염소(Cl)를 함유하는 가스외에도 다양한 종류의 플라스마틀을 사용하여 건식 식각한다. 실리사이드의 종류와 식각 방법 및 식각에 사용되는 가스의 종류에 따라 형성될 수 있는 식각부산물의 종류는 예상이 가능하며, 이러한 부산물 및 실리사이드들의 융점이나 비등점과 같은 특성을 공지된 자료를 통해 용이하게 알 수 있다. 예컨대, 미국의 래티스 프레스(Lattice Press)출판사가 1987년 6월에 간행하였으며, 에스. 울프(S. Wolf) 및 알.엔.다우베(R.N. Tauber)가 저술한 '초고집적시대의 실리콘 프로세싱 1권-공정 기술(Silicon Processing for the VLSI era Volume 1-Process Rechnology ) 399쪽을 참조하면, Tisi2, Mosi2, Tasi2, WSi2의 융점이 각각 1540℃, 1870℃, 2400℃, 2050℃인 것을 알 수 있으며, Si의 융점은 1420℃인 것을 알 수 있다.The etching process for patterning polysides is performed sequentially with the etching process of high melting point metal silicide and the etching process of polysilicon, and the etching process of silicide is generally a gas containing fluorine (F) and chlorine (Cl). For example, dry etching is performed using a gas containing SF 6 and Cl 2 , and the etching process of polysilicon is dry etching using various kinds of plasmas in addition to the gas containing fluorine (F) and chlorine (Cl). . The types of etch by-products that can be formed according to the type of silicide and the etching method and the type of gas used for etching can be expected, and the characteristics such as melting point and boiling point of these by-products and silicides can be easily known through known data. Can be. For example, Lattice Press, USA, published in June 1987, S. See Silicon Processing for the VLSI era Volume 1-Process Rechnology by S. Wolf and RN Tauber. It can be seen that the melting points of, Tisi 2 , Mosi 2 , Tasi 2 , WSi 2 are 1540 ° C., 1870 ° C., 2400 ° C., and 2050 ° C., respectively, and the melting point of Si is 1420 ° C.
또한, 아카데믹 프레스 잉크(Academic press, Inc.)출판사가 간행하고 에스.피.무라아카(S.P.Murarka)가 저술한 '초고집적 적용을 위한 실리사이드를f(SILICIDES FOR VLSI APPLICAT10NS)'78쪽을 참조하면,Ti,Zr,Hf,V,Nb,Ta,Cr,Mo,W,Re,Fe,Co,Ni,Pd,Pt, 및 Ru 실리사이드의 융점을 알 수 있다. 구체적으로 상기 실리사이드들 중 Pd5Si가 가장 낮은 830℃의 융점을 가지며, Nb5Si3및 Ta5Si3가 가장 높은 2500℃의 융점을 가지는 것을 알 수 있다. 또한 상기 Pd5Si와 NiSi를 제외한 대부분의 실리사이드들이 1000℃ 이상의 고융점을 가지는 것을 알 수 있다.See also SILICIDES FOR VLSI APPLICAT10NS, published by Academic Press, Inc., and published by SPMurarka. The melting points of Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Re, Fe, Co, Ni, Pd, Pt, and Ru silicides are known. Specifically, it can be seen that among the silicides, Pd 5 Si has the lowest melting point of 830 ° C., and Nb 5 Si 3 and Ta 5 Si 3 have the highest melting point of 2500 ° C. In addition, it can be seen that most of the silicides except for Pd5Si and NiSi have a high melting point of 1000 ° C or higher.
폴리사이드의 건식 식각에서만이 아니라, 어떤 물질층을 건식 식각할 때에도 식각에 사용되는 가스의 종류와 식각 방식, 식각되는 물질층의 종류등을 고려하면, 건식 식각 과정에서 형성될 수 있는 부산물들의 종류와 그 특성들을 알 수 있다.The types of by-products that can be formed in the dry etching process, not only in the dry etching of polysides but also in the dry etching of a material layer, considering the type of gas used for etching, the etching method, and the type of material layer to be etched. And its characteristics.
열처리 온도의 결정은 건식 식각 과정에서 발생이 예상되는 불순물들의 종류와 불순물들의 비등점에 의해 결정된다. 여기서, 부산물들의 비등점들 보다 높은 온도라는 개념은, 단순히 부산물들 중에서 가장 높은 비등점을 갖는 부산물의 비등점 이상의 온도를 의미하지는 않는다. 이 온도는 개별적인 공정의 특성을 고려하여 곁정되어져야 한다. 예를 들어, 예상되는 물질 A, B, C, D 및 E를 포함하는 부산물에서 부산물플의 비등점의 순서가 A〉B〉C〉D〉E라면, 실제로 가장 높은 비등점을 갖는 부산물은 A이지만, 4가 형성될 가능성이 매우 적다든지, 아니면 A의 비등점 이상의 온도에서 열처리하기가 곤란하다든지, 흑은 A의 비등점 이하의 온도에서 열처리를 하여도 부산물로 인한 후속 공정에서의 문제점이 해소될 수 있다는 것이 실험적으로 입증되는 경우 등에는 열처리 은도는 B 혹은 C의 비등점을 기준으로 설정될 수 있다. 따라서, 실질적으로는 발생이 예상되는 고체 부산물들 대다수의 비등점들의다 높은 온도를 열처리 온도로 설정되는 것이 바람직하다.The determination of the heat treatment temperature is determined by the types of impurities expected to occur during the dry etching process and the boiling points of the impurities. Here, the concept of temperature higher than the boiling points of the by-products does not simply mean a temperature above the boiling point of the by-product having the highest boiling point among the by-products. This temperature should be determined taking into account the characteristics of the individual process. For example, if the order of by-products boiling points in the by-products containing the substances A, B, C, D, and E is A> B> C> D> E, then the by-product with the highest boiling point is A, It is very unlikely that 4 will be formed, or difficult to heat-treat at temperatures above the boiling point of A, or black may be solved in subsequent processes due to by-products. In the case where it is proved experimentally, the heat treatment silver may be set based on the boiling point of B or C. Therefore, it is desirable to set the high temperature to the heat treatment temperature substantially at the boiling points of the majority of solid by-products that are expected to occur.
상기 부산물들의 비등점은 수백 ℃ 정도의 것이 대부분이다. 이에 반해 폴리실리콘이나 실리사이드들의 융점은 대부분 1000℃ 이상이다. 따라서 상기 열처리 온도는 상기 식각 부산물들의 비등점 보다는 높되, 실리사이드들의 융점보다는 낮게 설정되어야 한다. 상기 대다수의 개념은 일률적인 백분율로 나타낼 수는 없으므로 그 판단에는 상기의 여러 요소들이 적절히 고려되어야 한다. 본 발명의 또 다른 목적을 달성하기 위하여, 본 발명은, 반도체 기판상의 임의의 하부구조물 상에 폴리실리콘층을 형성하는 단계 : 상기 폴리실리콘층 상에 WSi2층을 형성하는 단계 : 상기 WSi2충 상에 HTO층을 형성하는 단계 : 사진 식각공정에 의하여 상기 HTO층을 패터닝하여 HTO 패턴을 형성하는단계 : 상기 HTO 패턴을 식각 마스크로 하여 상기 WSi2층 및 상기 폴리실리콘층을 건시 식각하여 WSi2층 패턴 및 폴리실리콘층 패턴을 형성하는 단계 및 상기 건식 식각단계에서 발생하는 부산물을 제거하기 위하여, 상기 곁과물을 소정온도에서 열처리하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.The boiling point of the by-products is mostly about several hundred degrees Celsius. In contrast, the melting point of polysilicon or silicide is more than 1000 ℃. Therefore, the heat treatment temperature should be set higher than the boiling point of the etching by-products, but lower than the melting point of the silicides. Many of the above concepts cannot be expressed as uniform percentages, so the various factors mentioned above should be considered appropriately. In order to achieve another object of the present invention, the present invention, forming a polysilicon layer on any substructure on the semiconductor substrate: forming a WSi 2 layer on the polysilicon layer: the WSi 2 filling Forming an HTO layer on: Forming an HTO pattern by patterning the HTO layer by a photolithography process: Etching the WSi 2 layer and the polysilicon layer by dry etching the WSi 2 layer using the HTO pattern as an etching mask It provides a method of manufacturing a semiconductor device comprising the step of forming a layer pattern and a polysilicon layer pattern and the by-products heat treatment at a predetermined temperature in order to remove by-products generated in the dry etching step.
본 발명에 따른 반도체장치의 제조방법의 구체적 일례에 의하면, 상기 건시 식각 단계는 SF6및 Cl2가 함유된 가스를 사용하여 상기 WSi2층을 식각하는 단계 : 및 Cl2, HBr 및 He-O2가 함유된 가스를 사용하여 상기 폴리실리콘층을 식각하는 단계를 포함하는 것을 그 특징으로 한다.According to a specific example of the manufacturing method of a semiconductor device according to the present invention, the dry etching step of etching the WSi 2 layer using a gas containing SF 6 and Cl 2 : And Cl 2 , HBr And He-O And etching the polysilicon layer using a gas containing 2 .
본 발명에 따른 반도체장치의 제조방법의 다른 구체적 일례에 의하면, 상기 열처리 단계는 비산화성 분위기에서, RTP방법에 의해 수행되거나, 고진공에서 어닐링하는 방법을 사용하여 수행된다. 보다 구체적으로는 상기 RTP방법은 450℃∼800℃의 온도범위에서 N2또는 Ar등의 불활성 가스 분위기에서 10초-30초 동안 열처리하여 수행되며, 상기 고진공에서 어닐링하는 방법은 450℃WSi2700℃의 온도범위에서 N2 또는 Ar등의 불활성 가스 분위기에서 1분-5분 동안 열처리하여 수행된다.According to another specific example of the method of manufacturing a semiconductor device according to the present invention, the heat treatment step is performed by a RTP method in a non-oxidizing atmosphere or by using a method of annealing in a high vacuum. More specifically, the RTP method is performed by heat treatment for 10 seconds to 30 seconds in an inert gas atmosphere such as N 2 or Ar in a temperature range of 450 ° C. to 800 ° C., and annealing in the high vacuum is performed at 450 ° C. WSi 2 700. It is carried out by heat treatment for 1 minute-5 minutes in an inert gas atmosphere such as N2 or Ar in the temperature range of ℃.
본 발명의 또 다른 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 게이트산화막, 폴리실리콘충, WSi2충 및 제1 HTO층을 순차적으로 형성하는 단계 : 사진 식각공정에 의하여 상기 제1 HTO층을 패터닝하여 제 1 HTO 패턴을 형성하는 단계 : 상기 제1 HTO 패턴을 식각 마스크로 하여 상기 게이트 산화막이 노출될 때가지 상기 WSi2층 및 상기 폴리실리콘층을 건식 식각하여 WSi2층 패턴 및 폴리실리콘층 패턴을 형성하는 단계 : 상기 건식 식각단계에서 발생하는 부산물을 제거하기 위하여, 상기 결과물을 소정 온도에서 열처리하는 단계 : 및 상기 결과물의 전면에 제2 HTO층을 형성한 후, 상기 제2 HTO층을 이방성 식각함으로써, 상기 제1 HTO패턴, WSi2층 패턴 및 폴리실리콘층 패턴의 패면에 HTO 스페이서를 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.In order to achieve another object of the present invention, the present invention, the step of sequentially forming a gate oxide film, polysilicon filling, WSi 2 filling and the first HTO layer on a semiconductor substrate: the first HTO by a photolithography process forming a first HTO pattern by patterning the layer: the first time if the WSi 2 layer and the polysilicon layer to dry etching by WSi 2 layer pattern and the poly to which the gate oxide exposed by the HTO pattern as an etch mask Forming a silicon layer pattern: in order to remove the by-products generated in the dry etching step, heat treatment the resultant at a predetermined temperature: and after forming a second HTO layer on the front of the resultant, the second HTO by anisotropically etching the layer, a process for manufacturing a semiconductor device comprising the step of forming the HTO spacer to the first pattern 1 HTO, WSi 2 layer pattern and a poly silicon layer pattern paemyeon Provided.
전술한 본 발명에 따른 반도체 장치의 재조방법에 의하면, 반도체 장치의 임의의 구조, 특히 폴리사이드를 건식 식각 하는 과정에서 발생하는 부산물들을 효과적으로 제거한 수 있으므로 후속 공정의 신뢰도를 높혀서 반도체 장치의 수율을 향상시킬 수 있고, WSi2/폴리실리콘의 구조로 이루어진 폴리사이드를 건식 식각하는 과정에서 발생하는 식각 부산물들을 효과적으로 제거하여 양호한 프로파일을 갖는 HTO 스페이서를 갖는 게이트을 수득할 수 있다.According to the manufacturing method of the semiconductor device according to the present invention described above, by-products generated during the dry etching of any structure of the semiconductor device, in particular the polyside can be effectively removed, thereby increasing the reliability of the subsequent process to improve the yield of the semiconductor device It is possible to effectively remove the etch by-products generated during the dry etching of the polyside consisting of the structure of WSi 2 / polysilicon to obtain a gate having an HTO spacer having a good profile.
이하, 도면을 참조하여 본 발명의 실시례를 보다 구체적으로 설명하기로 한다. 본 실시례는 WSi2/폴리실리콘 구조의 게이트를 건식 식각할 때 발생하는 식각 부산물들을 제거하는 방법에 한정되어 있지만, 이상에서 설명한 본 발명의 개념을 보다 명료하게 보여줄 것이다.Hereinafter, embodiments of the present invention will be described in more detail with reference to the accompanying drawings. Although the present embodiment is limited to a method of removing etching by-products generated when dry etching the gate of the WSi 2 / polysilicon structure, the concept of the present invention described above will be more clearly shown.
실시례Example
제3a도 내지 제 3e도는 본 발명에 의한 반도체 장치의 제조방법의 일실시례를 나타내는 제조공정도들이다.3A to 3E are manufacturing process diagrams showing one embodiment of a method for manufacturing a semiconductor device according to the present invention.
제 3a도를 참조하면, 반도체 기관(30) 상에 게이트 산화막(31)을 형성한 후, 상기 게이트 산화막(31)상에 폴리실리콘층(32)을 1000Å-1500Å의 두께로 형성하였다. 이어서, 상기 폴리실리콘층(32) 상에 WSi2층(33)을 1000Å-15OOÅ의 두께로 형성한 후, 상기 WSi2층(33)상에 통상적인 저압화학기상증착법에 의해 제1 HTO층(34)을 1000Å-2000Å의 두께로 형성하였다.Referring to FIG. 3A, after the gate oxide film 31 is formed on the semiconductor engine 30, the polysilicon layer 32 is formed on the gate oxide film 31 to have a thickness of 1000 Å to 1500 Å. Subsequently, after forming the WSi2 layer 33 on the polysilicon layer 32 to a thickness of 1000 Å-15OO Å, the first HTO layer 34 is formed on the WSi 2 layer 33 by a conventional low pressure chemical vapor deposition method. ) Was formed to a thickness of 1000 kPa-2000 kPa.
제3b도를 참조하면, 상기 제1 HTO층(34) 상에 포토레지스트를 증착하여 포토라지스트막(도지 되지않음)을 형성하고, 상기 포토레지스트막을 패터닝하여 포토레지스트 패턴(35)을 형성하였다.Referring to FIG. 3B, a photoresist film (not shown) is formed by depositing photoresist on the first HTO layer 34, and the photoresist film is patterned to form a photoresist pattern 35. .
제3c도를 참조하면. 상기 포토레지스트 패턴(35)을 식각 마스크로하여 상기 제 1 HTO층(34)을 건식 식자하여 제1 HTO패턴(34a)을 형성한 후, 상기 포토레지스트 패턴(35)을 제거하였다.Referring to Figure 3c. After dry etching the first HTO layer 34 using the photoresist pattern 35 as an etching mask to form the first HTO pattern 34a, the photoresist pattern 35 was removed.
제3d도를 참고하면, 상기 제1 HTO패턴(34a)을 식각 마스크로 하여 상기 WSi2층(33) 및 상기 폴리실리콘층(32)을 순차적으로 건식 식각하여 폴리실리콘층 패턴(32a) 및 상기 WSi2충 패턴(33a)으로 이루어진 폴리사이드 구조의 게이트를 형성하였다. 이때, WSi2층(33)은 SF6및 Cl2이 항유된 가스를 사용하여 식각하고, 폴리실리콘층(32)은 Cl2, HBr 및 He-O2가 함유된 가스를 사용하여 식각하였다.Referring to FIG. 3D, the WSi 2 layer 33 and the polysilicon layer 32 are sequentially dry-etched using the first HTO pattern 34a as an etch mask to form the polysilicon layer pattern 32a and the A gate having a polyside structure formed of the WSi 2 filling pattern 33a was formed. At this time, the WSi 2 layer 33 was etched using a gas containing SF 6 and Cl 2 and the polysilicon layer 32 was etched using a gas containing Cl 2 , HBr and He-O 2 .
이어서, 당기 WSi2층(33) 및 상기 폴리실리콘층(32)의 건식 식각과정에서 발생한 부산물들을 제거하기 위해, 발생이 예상되는 부산물들의 비등점들보다 높은 온도에서 상기 결과물을 열처리하였다. 아래의 표1은 WSi2,/폴리실리콘 구조의 게이트를 형성하기 위하여, 전술한 바와 같이, WSi2층(33)은 SF6및 Cl2이 함유된 가스를 사용하여 식각하고, 폴리실리콘층(32)은 Cl2, HBr 및 He-O2가 함유된 가스를사용하여 식각하였을 때 형성될 수 있는 식각부산물을 나타낼 것이다.Subsequently, in order to remove the by-products generated during the dry etching of the current WSi 2 layer 33 and the polysilicon layer 32, the resultant was heat-treated at a temperature higher than the boiling points of the by-products expected to be generated. Table 1 below shows a WSi 2 , / polysilicon structure to form a gate, as described above, WSi 2 layer 33 is etched using a gas containing SF 6 and Cl 2 , a polysilicon layer ( 32) will represent an etch byproduct that may be formed when etched using a gas containing Cl 2 , HBr and He—O 2 .
표1을 참조하면, 예상되는 부산물들 중 가장 높은 비등점을 갖는 물질은 WHO이지만, 그외에 WCIx,WBrx,Woclx,WOF등의 고체로 형성되는 대다수의 부산물들의 비등점이 350℃ 이하인 것을 알 수 있다. 따라서, 상기 열처리는 350℃ 이상의 온도에서 수행하는 것이 적절함을 알 수 있다. 물론 상기 열처리는 WSi의 융점인 2165℃를 넘지 않을 것이다.Referring to Table 1, the material having the highest boiling point among the expected by-products is WHO, but it can be seen that the boiling point of most of the by-products formed as a solid such as WCIx, WBrx, Woclx, and WOF is 350 ° C or lower. Therefore, it can be seen that the heat treatment is appropriate to perform at a temperature of 350 ℃ or more. Of course, the heat treatment will not exceed 2165 ° C., the melting point of WSi.
본 실시례에서 상기 열처리는 비산화성 분위기에서, 즉, 산소가 함유되지 않은(Oxygen free) 분위기에서, RTP방린 흑은 고진공에서 어닐링하는 방법을 사용하여 수행되었다.In this embodiment, the heat treatment was performed using a method of annealing in a high vacuum in a non-oxidizing atmosphere, that is, in an oxygen-free atmosphere, oxygen free.
보다 구체적으로, RTP방법에 의한 경우에는, 500℃-8OO℃의 온도 번위에서 N2 혹은 Ar 통의 불활성 가스 된위기에서 10초-30초동안 열처리하였고. 고진공(10 Torr)에서 어닐링하는 방법을 사용한 경우에는, 500℃-700℃ 온도범위에서 N2 흑은 Ar 등의 불활성 가스 분위기에서 1분-5분 동안 열처리하였다.More specifically, in the case of the RTP method, heat treatment was performed for 10 seconds to 30 seconds in an inert gas atmosphere of an N 2 or Ar barrel at a temperature range of 500 ° C.-8OO ° C. High vacuum (10 In the case of using the method of annealing in Torr), N2 black was heat-treated for 1 minute-5 minutes in an inert gas atmosphere such as Ar at 500 ° C to 700 ° C.
제3e도를 참조하면, 상기 식각 부산물 제거를 위한 열처리 공정 이후에, 저압화학기상증착법에 의하여 SiH및 NO 가스를 이용하여 상기 결과물의 전면에 제2 HTO층(도시되지 앓음)을 형성한 후, 상기 제2 HTO층을 이방성 식각함으로써, 상기 제1 HTO패턴(34a), 폴리실리콘층 패턴(32a) 및 상기WSi층 패턴(33a)의 측면에 HTO 스페이서(36)를 형성하였다Referring to FIG. 3e, after the heat treatment process for removing the etch byproducts, a second HTO layer (not shown) is formed on the front surface of the resultant by using SiH and NO gas by low pressure chemical vapor deposition. By anisotropically etching the second HTO layer, HTO spacers 36 were formed on side surfaces of the first HTO pattern 34a, the polysilicon layer pattern 32a, and the WSi layer pattern 33a.
제4도는 상기 본 발명에 따른 실시례에 의해 얻어진 HTO 스페이서를 탑 뷰로 관찰한 SEM 사진이다.4 is a SEM photograph of the HTO spacer obtained by the embodiment according to the present invention in a top view.
제4도에서 알 수 있는 바와 같이, 건식 식각 공정에서 발생한 부산물을 열처리에 의해 완전 제거함으로써 험프현상을 보이지 않는 양호한 HTO 스페이서의 프로파일을 얻을 수 있었다.As can be seen in Figure 4, by removing the by-products generated in the dry etching process by heat treatment it was possible to obtain a good profile of the HTO spacer showing no hump phenomenon.
제 5도는 게이트의 형성공정에서, 상기 본 발명에 따른 실시례에서 처럼 열처리를 수행한 경우와. 종래의 방법에서 처럼 열처리를 수행하지 않은 경우에 있어서, 게이트와 패드 폰리실리콘 사이의 누설전류(Leakagecurrent)를 비교한 그래프이다.5 is a case of performing a heat treatment in the gate forming process, as in the embodiment according to the present invention. In the case where the heat treatment is not performed as in the conventional method, it is a graph comparing the leakage current between the gate and the pad polysilicon.
제5도에서, 세로축은 누적분포를 나타낸다.In FIG. 5, the vertical axis represents the cumulative distribution.
본 발명의 방법에 따라, RTP방법에 의하거나 고진공에서 어닐링하는 방법을 이용하여 열처리를 수행한 경우에 종래의 방법에 비해 누설전류가 훨씬 적은 것을 알 수 있다.According to the method of the present invention, when the heat treatment is performed by the RTP method or the method of annealing in a high vacuum it can be seen that the leakage current is much smaller than the conventional method.
이상에서 살펴본 바와 같이, 본 발명의 반도체 장치의 제조방법에 의하면, 반도체 장치의 임의 구조,특히 폴리사이드의 건식 식각 과정에서 발생하는 부산물들을 효과적으로 제거할 수 있으므로, 후속공정의 신뢰성을 향상시켜서 제조되는 반도체 장치의 수율을 높인 수 있고, 또한 Wsi/폴리실리콘 구조를 갖는 게이트 형성 공정에서, 식각 과정에서 발생하는 부산물플을 완전히 제거하여 양호한 프로파일을 갖는 HTO 스페이서를 형성함으로써, 게이트와 후속 공정에서 형성되는 패드 폴리실리콘 간의 누설전류를 최소화할 수 있다.As described above, according to the manufacturing method of the semiconductor device of the present invention, since any by-products generated in the dry etching process of the semiconductor device, in particular, polysides can be effectively removed, the reliability of the subsequent process is improved. In the gate formation process having a Wsi / polysilicon structure, the yield of semiconductor devices can be increased, and byproducts generated during the etching process are completely removed to form HTO spacers having a good profile, thereby forming the gate and subsequent processes. Leakage current between the pad polysilicon can be minimized.
이상, 본 발명을 실시례를 들어 설명하였지만, 본 발명은 이에 한하지 않으며, 본 발명의 범위 내에서 다양한 변형이 가능함을 이 분야에 통상의 지식을 가진 자라면 용이하게 알 수 있을 것이다.The present invention has been described above by way of examples, but the present invention is not limited thereto, and it will be readily understood by those skilled in the art that various modifications are possible within the scope of the present invention.
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