KR970008592A - Failure Analysis of Semiconductor Memory Device Arrangement of Edge Pad and Package Bonding Center Pad - Google Patents

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    • H01—ELECTRIC ELEMENTS
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

접착 센터 패드와 불량분석 에지 패드를 구비한 반도체 메모리 장치Semiconductor memory device with adhesive center pad and failure analysis edge pad

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

본 발명은 종래 기술의 불량분석 에지 패드를 칩 외부의 스크라이브 라인 영역에 배치하고 패키지 도선 접착 센터 패드를칩 중앙에 배치하여 칩 사이즈를 줄이고 각각의 패드들은 독립적으로 사용할 수 있는 패드 배치 구조를 제공한다.The present invention reduces the chip size by placing the defect analysis edge pad of the prior art in the scribe line area outside the chip and the package lead bonding center pad in the center of the chip, thereby providing a pad arrangement structure in which each pad can be used independently. .

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

본 발명은 적어도 두 개이상의 메모리 쎌 어레이 블럭을 포함하는 칩으로 구성하는 반도체 메모리 장치에 있어서, 상기메모리 쎌 어레이 블럭들 사이의 중앙에 배열하여 상기 칩 내부의 데이타를 상기 칩 외부로 전송하고 상기 칩과 리드프레임을 연결하기 위한 다수개의 접착 센터 패드와, 상기 칩의 가장자리에 배열하여 상기 칩의 동작상태를 테스트하기 위한다수개의 불량분석 에지 패드와, 상기 칩들 사이에는 칩마다의 서로 대응하는 상기 불량분석 에지 패드들을 나란히 배열하는 스크라이브 라인 영역을 포함한다.The present invention provides a semiconductor memory device comprising a chip including at least two memory array array blocks, the semiconductor memory device comprising a chip arranged at a center between the memory array array blocks to transfer data within the chip to the outside of the chip. A plurality of adhesive center pads for connecting the lead frame and the lead frame, a plurality of defect analysis edge pads arranged at the edge of the chip to test the operation state of the chip, and the defects corresponding to each chip between the chips; And a scribe line region for arranging the analysis edge pads side by side.

4. 발명의 중요한 용도4. Important uses of the invention

패드를 구비하는 반도체 메모리 장치에 적합하게 사용된다.It is suitably used for a semiconductor memory device having a pad.

Description

반도체 메모리 장치의 불량분석 에지 패드와 패키기 접착 센터 패드의 배치구조Failure Analysis of Semiconductor Memory Device Arrangement Structure of Edge Pad and Package Adhesive Center Pad

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제4도는 본 발명에 따른 불량분석 에지 패드와 패키지 접착 센터 패드의 배치도, 제5도는 본 발명에 따른 일실시예를 나타낸 도면.4 is a layout view of a failure analysis edge pad and a package bonding center pad according to the present invention, Figure 5 is a view showing an embodiment according to the present invention.

Claims (10)

적어도 두 개이상의 메모리 쎌 어레이블럭을 포함하는 칩으로 구성하는 반도체 메모리 장치에 있어서, 상기 메모리 쎌 어레이 블럭들 사이의 중앙에 배열하여 상기 칩 내부의 데이타를 상기 칩 외부로 전송하고 상기 칩과 리드프레임을 연결하기 위한 다수개의 접착 센터 패드와, 상기 칩의 가장자리에 배열하여 상기 칩의 동작상태를 테스트하기위한 다수개의 불량분석 에지 패드와, 상기 칩들 사이에는 칩마다의 서로 대응하는 상기 불량분석 에지 패드들을 나란히배열하는 스크라이브 라인 영역을 구비함을 특징으로 하는 반도체 메모리 장치A semiconductor memory device comprising at least two memory chip array blocks, the semiconductor memory device comprising: a chip arranged at a center between the memory chip array blocks to transfer data inside the chip to the outside of the chip; A plurality of adhesive center pads for connecting a plurality of adhesive center pads, a plurality of failure analysis edge pads arranged at edges of the chip to test the operation state of the chip, and the failure analysis edge pads corresponding to each chip between the chips; And a scribe line region for arranging them side by side 제1항에 있어서, 상기 불량분석 에지 패드는 상기 칩을 패키지에 접착할 시 제거함을 특징으로 하는 반도체 메모리 장치The semiconductor memory device of claim 1, wherein the defect analysis edge pad is removed when the chip is bonded to a package. 제1항에 있어서, 상기 불량분석 에지 패드와 접착 센터 패드는 서로 대응하는 패드별로 도전체로 연결함을특징으로 하는 반도체 메모리 장치The semiconductor memory device of claim 1, wherein the failure analysis edge pad and the adhesive center pad are connected to each other by a conductor corresponding to each pad. 제1항에 있어서, 상기 불량분석 에지 패드와 접착 센터 패드가 상기 도전체 사이에 드라이버를 구비함을특징으로 하는 반도체 메모리 장치2. The semiconductor memory device according to claim 1, wherein the failure analysis edge pad and the adhesive center pad have a driver between the conductors. 제1항에 있어서, 상기 불량분석 에지 패드와 접착 센터 패드는 상기 스크라이브 라인 영역에서 임의의 개수가 서로 대응함을 특징으로 하는 반도체 메모리 장치The semiconductor memory device of claim 1, wherein a number of the defect analysis edge pad and the adhesive center pad correspond to each other in the scribe line area. 적어도 두 개이상의 메모리 쎌 어레이 블럭을 포함하는 칩으로 구성하는 반도체 메모리 장치에 있어서, 상기 메모리 쎌 어레이 블럭들 사이의 중앙에 배열하여 상기 칩 내부의 데이타를 상기 칩 외부로 전송하고 상기 칩과 리드프레임을 연결하기 위한 다수개의 접착 센터 패드와, 상기 칩의 가장자리에 배열하여 상기 칩의 동작상태를 테스트하기위한 다수개의 불량분석 에지 패드와, 상기 칩들 사이에는 칩마다의 서로 대응하는 상기 불량분석 에지 패드들을 교차하여 배열하는 스크라이브 라인 영역을 구비함을 특징으로하는 반도체 메모리 장치A semiconductor memory device comprising at least two memory chip array blocks, the semiconductor memory device comprising: a chip arranged at a center between the memory chip array blocks to transfer data inside the chip to the outside of the chip; A plurality of adhesive center pads for connecting a plurality of adhesive center pads, a plurality of failure analysis edge pads arranged at edges of the chip to test the operation state of the chip, and the failure analysis edge pads corresponding to each chip between the chips; And a scribe line region arranged to cross the plurality of semiconductor memory devices. 제6항에 있어서, 상기 불량분석 에지 패드는 상기 칩을 패키지에 접착할시 제거함을 특징으로 하는 반도체메모리 장치The semiconductor memory device of claim 6, wherein the failure analysis edge pad is removed when the chip is bonded to a package. 제6항에 있어서, 상기 불량분석 에지 패드와 접착 센터 패드는 서로 대응하는 패드별로 도전체로 연결함을특징으로 하는 반도체 메모리 장치The semiconductor memory device of claim 6, wherein the failure analysis edge pad and the adhesion center pad are connected to each other by a conductor corresponding to each pad. 제6항에 있어서, 상기 불량분석 에지 패드와 접착 센터 패드가 상기 도전체 사이에 드라이버를 구비함을특징으로 하는 반도체 메모리 장치.7. The semiconductor memory device according to claim 6, wherein the failure analysis edge pad and the adhesion center pad have a driver between the conductors. 제6항에 있어서, 상기 불량분석 에지 패드와 접착 센터 패드는 상기 스크라이브 라인 영역에서 임의의 갯수가 서로 대응함을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device as claimed in claim 6, wherein an arbitrary number of the failure analysis edge pads and the adhesive center pads correspond to each other in the scribe line region. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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