KR970006929B1 - Preparation process of metal wiring of semiconductor devices - Google Patents
Preparation process of metal wiring of semiconductor devices Download PDFInfo
- Publication number
- KR970006929B1 KR970006929B1 KR1019930024498A KR930024498A KR970006929B1 KR 970006929 B1 KR970006929 B1 KR 970006929B1 KR 1019930024498 A KR1019930024498 A KR 1019930024498A KR 930024498 A KR930024498 A KR 930024498A KR 970006929 B1 KR970006929 B1 KR 970006929B1
- Authority
- KR
- South Korea
- Prior art keywords
- etching
- wiring
- metal
- metal wiring
- semiconductor device
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
제1도는 종래 기술의 일실시예에 따른 반도체 장치 금속배선의 단면도.1 is a cross-sectional view of a semiconductor device metallization according to an embodiment of the prior art.
제2도는 종래 기술의 다른 실시예에 따른 반도체 장치 금속배선의 단면도.2 is a cross-sectional view of a semiconductor device metallization in accordance with another embodiment of the prior art.
제3도 (A) 및 (B)는 본 발명에 따른 반도체 장치의 금속배선 제조 공정도.3A and 3B are manufacturing process diagrams of metal wirings of a semiconductor device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10,20,30 : 반도체 기판 12,22,32 : 텅스텐층,10,20,30: semiconductor substrate 12,22,32: tungsten layer,
14,24,34 : 감광막 패턴14,24,34: photoresist pattern
본 발명은 반도체 장치의 금속배선 제조방법에 관한 것으로서, 특히, 건식식각 공정시의 식각 선택비차를 이용하여 금속배선과 동시에 감광막 패턴도 식각되도록하여 제조공정이 간단하고, 미세한 금속 배선을 형성할 수 있는 반도체 장치의 금속배선 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a metal wiring of a semiconductor device, and in particular, by using an etching selectivity difference in a dry etching process, the photoresist pattern may be etched simultaneously with the metal wiring to form a simple metal wiring. The present invention relates to a method for manufacturing metal wiring of a semiconductor device.
일반적으로 반도체 장치의 금속배선은 저항이 작고, 형성이 용이한 스퍼터링-A1을 사용한다. 그러나 반도체 장치가 고집적화 되어감에 따라 금속배선 콘택홀의 높이와 직경의 비인 에스팩트 비(Aspect ratio)가 증가되고, 콘택홀의 크기가 감소되어 단차 미복성(step coverage)이 나쁜 스퍼터링-A1으로는 미세 금속배선 형성이 점차 어려워지고 있다.Generally, the metal wiring of a semiconductor device uses sputtering-A1 which is low in resistance and easy to form. However, as semiconductor devices become more integrated, the aspect ratio, which is the ratio of the height and diameter of the metal wiring contact hole, increases, and the size of the contact hole decreases, resulting in fine sputtering-A1, which has poor step coverage. Metal wiring is becoming increasingly difficult to form.
이러한 문제점을 해결하기 위하여 연구되고 있는 방법들을 살펴보면 다음과 같다.The methods that are being studied to solve these problems are as follows.
첫째, 실리콘과 산화막에 대한 침적 선택성(deposition selectivity)이 우수한 텅스텐(W)을 사용하는 방법으로서, WF6와 SiH4의 혼합 가스를 사용하는 저압 CVD방법으로 형성하는 W층을 선택증착이나 전면 증착하여 콘택홀을 메꾼 후, 스퍼터링-A1으로 금속배선을 형성하는 방법First, as a method of using tungsten (W) having excellent deposition selectivity for silicon and oxide films, selective deposition or surface deposition of a W layer formed by a low pressure CVD method using a mixed gas of WF 6 and SiH 4 . To fill the contact hole, and then form a metal wiring with sputtering-A1
둘째, 전면 W 증착 방법으로서, 금속배선 자체를 W으로 대체하는 방법.Secondly, as the W deposition method, the metal wiring itself is replaced with W.
세째, 단차 피복성이 우수한 유기 금속 CVD(metal organic CVD) 방법으로 형성되는 A1을 사용하여 금속배선을 형성하는 방법 등이 있다.Third, there is a method of forming metal wiring using A1 formed by a metal organic CVD (metal organic CVD) method having excellent step coverage.
또한 금속배선으로 사용되는 Al, W등은 광 반사율이 크기 때문에 감광막 패턴 형성을 위한 노광 공정시 난반사에 의해 감광막 패턴의 정확한 형성이 어려운 문제wja이 있어, 광 반사율이 낮은 질화 티타늄(TiN)층을 사용하는 삼층 레지스트(tri-layer resist) 방법이 고안되었으나, 공정이 복잡한 문제점이 있다.In addition, since Al, W, etc., which are used as metal wirings, have a large light reflectance, it is difficult to accurately form the photoresist pattern due to diffuse reflection during the exposure process for forming the photoresist pattern. Although a tri-layer resist method has been devised, there is a complicated process.
최근에는 고집적 반도체 장치에는 전자 이동(elotron miglation) 특성과, 단차 피복성이 우수한 텡스텐이 사용되고 있으며, i선 스테페등 기존의 방법으로는 0.35㎛ 정도의 패턴이 한계이다.Recently, tungsten excellent in electron transfer (elotron miglation) characteristics and step coverage is used for highly integrated semiconductor devices, and a pattern of about 0.35 μm is limited by conventional methods such as i-ray steppe.
따라서 0.35∼0 30㎛ 정도 크기의 패턴은 상기의 삼층 감광막 방법이나, 감광막의 상부 표면에 실리콘 원자를 침투시키는 실리레이션 공정을 이용한 디자이어 방법등에 의해 실현되고 있다. 그러나 이러한 방법들은 공정이 복잡하고, 공정 여유도가 없으며, 별도의 장비를 필요로 하는 등 양산성 및 수율이 떨어지는 문제점이 있다.Therefore, a pattern having a size of about 0.35 to 0 30 µm is realized by the above-described three-layer photosensitive film method or a design method using a silicidation step of injecting silicon atoms into the upper surface of the photosensitive film. However, these methods have a problem in that the process is complicated, there is no process margin, and the productivity and yield are low, such as requiring a separate equipment.
또한, 0.3㎛ 이하 크기의 미세 패턴 형성하기 위하여 노광 마스크를 위상 반전 마스크로 사용하거나, X선으로 노광하는 방법등이 연구되고 있으나, 역시 양산성 및 수율이 별어지는 문제점이 있다.In addition, in order to form a fine pattern having a size of 0.3 μm or less, an exposure mask is used as a phase reversal mask or an X-ray exposure method has been studied, but there are also problems in that mass productivity and yield are different.
제1도는 종래 기술에 따른 반도체 장치의 금속배선 형성이 일실시예로서, 텅스텐 배선 형성의 예이다.FIG. 1 shows the formation of metal wirings in a semiconductor device according to the prior art, which is an example of tungsten wiring formation.
반도체 기판(10) 상에 텅스텐층(12)과 감광막패턴(14)을형성한후, 상기 감광막패턴(14)에 의해 노출되어 있는 텅스텐층(12)을 등방성 식각하여 텅스텐층(12) 배선을 형성한 상태의 단면도이다. 이때 상기 식각 방법은 상기 감광막 패턴(14)은 식각되지 않고, 텅스텐층(12)을 건식 또는 습식 식각방법으로 등방성 식각한 것이다.After the tungsten layer 12 and the photoresist pattern 14 are formed on the semiconductor substrate 10, the tungsten layer 12 isotropically etched by the photoresist pattern 14 to isotropically etch the tungsten layer 12 wiring. It is sectional drawing of the state formed. In the etching method, the photosensitive film pattern 14 is not etched, and the tungsten layer 12 is isotropically etched by a dry or wet etching method.
상기와 같이 등방성 식각으로 형성되어 텅스텐 배선은 배선의 하부 및 상부의 폭이 차이가 커서 전기 저항이 증가되고, 전기특성이 나쁜 문제점이 있다.Tungsten wires formed by the isotropic etching as described above have a large difference in width between the lower and upper portions of the wires, thereby increasing the electrical resistance, and having poor electrical characteristics.
상기와 같은 문제점을 해결하기 위한 방법으로는 제2도에 도시되어 있는 바와 같이, 반도체 기판(20) 상에 형성되어 있는 텅스텐층(22)을 감광막패턴(24)을 마스크로하여 건식식각 방법으로 이방성식각하여 텅스텐층(22)배선을 형성하였다. 이때 상기 감광막 패턴(24)도 이방성 식각이 진행되는 동안 함께 수평식각 되도록 한 것이다.As a method for solving the above problems, as shown in FIG. 2, the tungsten layer 22 formed on the semiconductor substrate 20 may be a dry etching method using the photoresist pattern 24 as a mask. Anisotropic etching was performed to form the tungsten layer 22 wiring. In this case, the photoresist pattern 24 is also horizontally etched together during the anisotropic etching.
상기와 같이 감광막 패턴의 수평 식각과 함께 텅스텐층을 이방성식각하여 형성된 텅스텐 배선은 하부 폭이 넓게 형성되고, 감광막 패턴 보다 텅스텐 배선의 폭이 더 넓어 미세 패턴 형성이 어려운 문제점이 있다.As described above, the tungsten wiring formed by anisotropically etching the tungsten layer together with the horizontal etching of the photosensitive film pattern has a wider bottom width, and the tungsten wiring is wider than the photosensitive film pattern, thus making it difficult to form a fine pattern.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 텅스텐 층을 등방성 식각함과 동시에 감광막 패턴도 수평식각되도록 하여 감광막 패턴 보다 더 미세한 텅스텐 배선을 형성할 수 있는 반도체 장치의 제조 방법을 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to fabricate a semiconductor device capable of forming a finer tungsten wiring than the photosensitive film pattern by isotropically etching the tungsten layer and simultaneously etching the photosensitive film pattern. In providing.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 장치. 제조 방법의 특징은, 감광막 패턴을 마스크로 식각 공정을 진행하여 금속 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 기판상에 형성되어 있는 금속층상에 배선으로 예정된 부분 보다 넓은 면적을 보호하는 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로하여 상기 금속층을 등방성식각함과 동시에 상기 감광막 패턴을 수평식각하여 금속 배선을 형성하는 공정을 구비하여 감광막 패턴 보다 미세한 배선을 형성함에 있다.A semiconductor device according to the present invention for achieving the above object. A feature of the manufacturing method is a method of manufacturing a semiconductor device in which a metal wiring is formed by performing an etching process using a photosensitive film pattern as a mask, wherein the photosensitive film pattern protects a larger area than a portion intended for wiring on the metal layer formed on the substrate. Forming a metal wiring by isotropically etching the metal layer using the photosensitive film pattern as a mask and horizontally etching the photosensitive film pattern to form finer wiring than the photosensitive film pattern.
이하, 본 발명에 따른 반도체 장치의 제조 방법을 첨부도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
제3도 (A) 및 (B)는 본 발명에 따른 반도체 장치의 금속배선 제조 공정도로서, 텅스텐 배선의 예이다.3A and 3B are process charts for manufacturing metal wirings of a semiconductor device according to the present invention, and are examples of tungsten wirings.
먼저, 반도체 기판(30) 상에 소정 두께의 텅스텐층(32)을 형성한 후, 상기 턴스텐층(32) 상에 배선으로 예정된 부분이 보호되도록 감광막 패턴(34)을 형성한다. 이때 상기 감광막 패턴(34)은 텅스텐층(32)의 배선으로 예정된 부분 보다 넓은 면적을 보호하는 크기, 예를들어 0.6㎛ 크기로 형성하며, 그 크기는 후속 식각 공정에의 공정 조건을 고려하여 형성한다. (제3도 (A) 참조)First, a tungsten layer 32 having a predetermined thickness is formed on the semiconductor substrate 30, and then a photosensitive film pattern 34 is formed on the turnsten layer 32 so that a portion scheduled as a wiring is protected. In this case, the photoresist pattern 34 is formed to have a size that protects a larger area than a predetermined portion of the tungsten layer 32 by wiring, for example, 0.6 μm, and the size thereof is formed in consideration of process conditions in a subsequent etching process. do. (See Figure 3 (A))
그 다음 상기 감광막 패턴(34)에 의해 노출되어 있는 텅스텐층(32)을 소정의 건식식각 조건에서 등방성식각하여 텅스텐층(32) 배선을 형성한다. 이때 상기 감광막 패턴(34)도 동시에 수평 식각되도록하여, 상기 감광막패턴(34)으로 보호되는 부분 보다 작은 폭, 예를 들어 0.3∼0.4㎛ 정도 폭이 작은 텅스텐층(32) 배선을 형성한다. 이때 상기 감광막 패턴(34)은 최종적으로 텅스텐층(32) 배선이 형성된 후에도 소정 부분 담올 정도의 폭올 갖는다. 이는 식각 공정중 상기 감광막 패턴(34)이 수평식각에 의해 모두 제거되면, 상기 텅스텐층(32) 배선의 상부폭이 너무 작게 형성되어 전기적 특성이 저하되기 때문이다. (제3도 (B) 감조)Next, the tungsten layer 32 exposed by the photosensitive film pattern 34 is isotropically etched under a predetermined dry etching condition to form a tungsten layer 32 wiring. At this time, the photoresist pattern 34 is also horizontally etched at the same time, thereby forming a tungsten layer 32 wire having a width smaller than a portion protected by the photoresist pattern 34, for example, about 0.3 to 0.4 μm. At this time, the photosensitive film pattern 34 has a width of about a predetermined partial immersion even after the tungsten layer 32 wiring is finally formed. This is because when the photoresist pattern 34 is removed by horizontal etching during the etching process, the upper width of the tungsten layer 32 wiring is formed so small that electrical characteristics are degraded. (Fig. 3 (B) Deduction)
그후, 상기 식각되고 만은 감광막 패턴(34)을 제거하여 텅스텐층(34) 배선을 완성한다.Thereafter, the etched and etched photoresist pattern 34 is removed to complete the tungsten layer 34 wiring.
상기의 건식식각방법으로는 자기유도 반음성 이온 식각(magnetically enhanced reactiveion etching; 이하 MERIE라 칭함), 평판 플라스마 식각, 이. 씨. 알(electon cycrotron resonance) 식각등과 같이 감광막 패턴을 수평식각하며 동시에 텅스덴층을 등방성식각할 수 있는 다양한 방법이 사용된다.The dry etching method includes magnetically enhanced reactive ion etching (hereinafter referred to as MERIE), flat plasma etching, and the like. Seed. Various methods are used to horizontally etch the photoresist pattern, such as eggs (electon cycrotron resonance), and to isotropically etch the tungsten layer.
상기의 식각 방법을 본 발명자의 실험결과를 참조하여 좀더 상세히 살펴보자.Let's look at the etching method in more detail with reference to the experimental results of the present inventors.
먼저, MERIE 방식의 건식식각 장비를 사용하여, SF6/C12프라스마로 식각하며, 텅스텐층 배선의 식각 정도에 따른 모양을 조절하기 위하여 소량의 Ar, N2또는 HBr등을 참가한다. 상기 SF6: C1의 가스 유량비는 약 1.5∼2.5 : 1로 하고, 챔버 내부압력은 300∼500 mTorr, RF 파워는 300∼450 watt, 자기장은 30∼60 가우스로 유지하여 총 가스 유량을 120∼160sccm 이내의 조건에서 건식식각을 실시하며, 상기 Ar, N2또는 HBr등을 첨가한 경우에는 총유량을 5∼25sccm 정도로 실시하면, 감광막 패턴의 선폭이 0.6㎛일때 0.2∼0.3㎛ 선폭의 텅스텐 배선을 형성할 수 있다.First, using a dry etching equipment of the MERIE method, etching with SF 6 / C1 2 plasma, and a small amount of Ar, N 2 or HBr participate in order to control the shape according to the etching degree of the tungsten layer wiring. The gas flow rate ratio of SF 6 : C 1 is about 1.5 to 2.5: 1, the chamber internal pressure is 300 to 500 mTorr, the RF power is 300 to 450 watt, the magnetic field is maintained at 30 to 60 gauss, and the total gas flow rate is 120 to Dry etching is performed under the condition of 160 sccm, and when the Ar, N 2 or HBr is added, the total flow rate is about 5 to 25 sccm. When the line width of the photoresist pattern is 0.6 µm, tungsten wiring having 0.2 to 0.3 µm line width Can be formed.
또한 상기에서는 텅스텐 배선을 예로들었으나, 텅스텐 이외의 금속층, 예를들어 알루미늄, 티타늄, 금 등의 금속 배선 형성에 본 발명의 사상이 적용될 수 있음은 물론이다.In addition, although the tungsten wiring is exemplified above, the idea of the present invention may be applied to the formation of metal layers other than tungsten, for example, aluminum, titanium, and gold.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 장치의 제조 방법은 금속배선 형성공정예서 형성하고자 하는 배선 보다 폭이 큰 감광막 패턴을 형성한 후, 상기 금속배선을 등방성식각함과 동시에 상기 감광막 패턴을 수평식각하여 최초에 형성된 감광막 패턴 보다 폭이 작은 미세 금속배선을 형성하였다. 따라서, 통상의 i라인 스테퍼로도 0.4㎛ 이하의 미세 패턴을 별도의 추가 공정없이 용이하게 형성할 수 있어 반도체 장치를 고집적화 할수 있는 효과가 있다.As described above, in the method of manufacturing a semiconductor device according to the present invention, after forming a photoresist pattern having a width larger than that of the wiring to be formed in the metal wiring formation process, the metal wiring isotropically etched and the photoresist pattern is horizontally The etching was performed to form a fine metal wiring having a width smaller than that of the first photoresist pattern. Therefore, even with a conventional i-line stepper, a fine pattern of 0.4 μm or less can be easily formed without an additional process, and thus, the semiconductor device can be highly integrated.
Claims (4)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019930024498A KR970006929B1 (en) | 1993-11-17 | 1993-11-17 | Preparation process of metal wiring of semiconductor devices |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019930024498A KR970006929B1 (en) | 1993-11-17 | 1993-11-17 | Preparation process of metal wiring of semiconductor devices |
Publications (2)
Publication Number | Publication Date |
---|---|
KR950014975A KR950014975A (en) | 1995-06-16 |
KR970006929B1 true KR970006929B1 (en) | 1997-04-30 |
Family
ID=19368306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019930024498A KR970006929B1 (en) | 1993-11-17 | 1993-11-17 | Preparation process of metal wiring of semiconductor devices |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR970006929B1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100831572B1 (en) * | 2005-12-29 | 2008-05-21 | 동부일렉트로닉스 주식회사 | Method of forming metal line for semiconductor device |
-
1993
- 1993-11-17 KR KR1019930024498A patent/KR970006929B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR950014975A (en) | 1995-06-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4461672A (en) | Process for etching tapered vias in silicon dioxide | |
JPH0982804A (en) | Semiconductor device and manufacture thereof | |
US20040192062A1 (en) | Process to pattern thick TiW metal layers using uniform and selective etching | |
JPH11186225A (en) | Formation of tapered contact hole, formation of tapered polysilicon plug and taepred polysilicon plug | |
US6573176B2 (en) | Method for forming dual damascene line structure | |
US5966632A (en) | Method of forming borderless metal to contact structure | |
US6222255B1 (en) | Method of creating an interconnect in a substrate and semiconductor device employing the same | |
KR970006929B1 (en) | Preparation process of metal wiring of semiconductor devices | |
US6248252B1 (en) | Method of fabricating sub-micron metal lines | |
US5763324A (en) | Method of manufacturing a semiconductor device with improved uniformity of buried conductor in contact holes | |
JPS61208241A (en) | Manufacture of semiconductor device | |
KR100289655B1 (en) | Metal wiring formation method of semiconductor device | |
US6284645B1 (en) | Controlling improvement of critical dimension of dual damasceue process using spin-on-glass process | |
KR0167243B1 (en) | Semiconductor device & its manufacturing method | |
KR100197124B1 (en) | Forming method for metal wiring in semiconductor divice | |
KR0148326B1 (en) | Fabrication method of semiconductor device | |
JPH06310507A (en) | Semiconductor and its manufacturing method | |
KR100232224B1 (en) | Method of forming metal interconnector of semiconductor device | |
KR19990060819A (en) | Metal wiring formation method of semiconductor device | |
KR100247642B1 (en) | Method for forming a contact hole in semiconductor device | |
JP3154124B2 (en) | Wiring formation method | |
KR100197657B1 (en) | Method of manufacturing fine contact hole in semiconductor device | |
KR100338107B1 (en) | Method for manufacturing semiconductor device | |
KR100203298B1 (en) | Interconnecting method of semiconductor device | |
KR100249321B1 (en) | Plug forming method of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 14 |
|
LAPS | Lapse due to unpaid annual fee |