KR970004760B1 - Method of manufacturing printed circuit boards - Google Patents
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내용없음.None.
Description
제1a도 내지 제1f도는 본 발명에 따른 제조공정동안의 상이한 공정단계에서 다층 인쇄회로 기판의 내부층의 단면을 개략적으로 도시하는 도면.1a to 1f schematically show a cross section of an inner layer of a multilayer printed circuit board at different processing steps during the manufacturing process according to the invention.
제2a도 내지 제2l도는 본 발명에 따른 관통구멍을 갖는 외부층의 제조동안의 상이한 공정단계에서 다층 인쇄회로기판의 단면을 개략적으로 도시하는 도면.2a to 2l schematically show the cross section of a multilayer printed circuit board at different processing steps during the manufacture of an outer layer with a through hole according to the invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1, 20, 22 : 캐리어 기판 2, 23, 24 : 구리 박1, 20, 22:
3, 31 : 감광성내식막 8, 9, 34 : 전동성 경로3, 31: Photoresist 8, 9, 34: Motorized path
25, 26, 27 : 전도성 구조물 28 : 관통 구멍25, 26, 27: conductive structure 28: through hole
29: 벽29: the wall
본 발명은 원하는 패턴에 따라서 금속 전도체 구조물이 절연재질, 예로, 전기적 절영 재질의 캐리어 기판상에서 제조되는 인쇄 회로 기판의 제조방법에 관한 것이다. 특히, 본 발명은 금속박(foil), 예로, 구리 박이 표면에 적층된 캐리어 기판을 이용하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a printed circuit board in which a metal conductor structure is manufactured on an insulating material, for example, an electrostrip material carrier substrate, according to a desired pattern. In particular, the invention relates to a method of using a carrier substrate on which a metal foil, for example copper foil, is laminated on the surface.
인쇄회로 기판을 제조하기 위한 여러방법에 알려져 있다. 예를들면, 1988년, McGraw-Hill, 씨. 에프. 쿰스 2세(C. F. Coombs, Jr)(편집자)의 Printed Circhits Handbook; 1982년, EP-A2-0150733호, 유진 지. 레우제 버래그(Eugen G. Leuze Veriag), 쿤테르 헤르만(Gunther Hermann)의 Handbuch der Leiterplattent entechnik와 같은 출판물에 개시되어 있다.Known methods for manufacturing printed circuit boards are known. For example, 1988, Mr. McGraw-Hill. F. Printed Circhits Handbook by C. F. Coombs, Jr (Editor); 1982, EP-A2-0150733, Eugene Ji. It is disclosed in publications such as Eugen G. Leuze Veriag, Handbuch der Leiterplattent entechnik by Kunther Hermann.
인쇄 및 에치 방법은, 특히, 전도성 경로가 기판, 예를 들면, 낮은 실장(packing) 밀도의 인쇄회로 기판의 한면에만 적용되어 있는 일면(one-sided) 인쇄회로 기판을 생산하는데 사용된다. 인쇄 및 에칭 방법은 구리층이 기판의 한면 또는 양면에 적층된 비전도성 재질의 기판을 사용하여 시작한다. 인쇄 회로 기판의 전도성 구조물은, 예를들면, (감광성 내식막(photoresist)을 도포하고, 노출시키고, 현상하는) 스크린-인쇄법 또는 사진법을 이용함으로써 적용될 수도 있다.Print and etch methods are used, in particular, to produce one-sided printed circuit boards in which conductive paths are applied to only one side of a substrate, for example, a low packing density printed circuit board. The printing and etching method begins with a substrate of nonconductive material in which a copper layer is laminated on one or both sides of the substrate. The conductive structure of the printed circuit board may be applied, for example, by using screen-printing or photography (to apply, expose and develop a photoresist).
양면 인쇄 회로 기판 또는 다층 인쇄 회로 기판을 제조하는데 있어서, 서브트랙티브(subtractive)방법, 풀리-애디티브(fully-additive)방법, 또는 세미-애디티브(semi-additive)방법중의 한 방법이 사용될 수 있다.In manufacturing a double-sided printed circuit board or a multilayer printed circuit board, one of a subtractive method, a fully-additive method, or a semi-additive method is used. Can be.
서브트랙티브 방법은 구리가 적층된 절영 캐리어판, 예를들면, 전형적으로 35마이크로미터의 두께를 갖는 판의 양면상에 구리박을 가진 유리섬유로 보강된 에폭시 수지판을 사용하여 시작한다.The subtractive method starts with a copper-clad rusted carrier plate, for example an epoxy resin plate reinforced with glass fibers with copper foil on both sides of a plate typically having a thickness of 35 micrometers.
다층 회로의 내부층은 먼저 양각(positive) 내식막을 기판에 도포함으로서 제조된다. 그 다음에, 내식막은 기판상에서 생성되는 전도성 구조물의 패턴에 따라 빛에 노출된 다음 현상된다. 그 다음에 가리워지지 않은 구리가 에칭되고, 내식막이 제거되며 표면 전도성 경로가 산화되어 보호층이 형성된다. 마지막으로, 그렇게 생성된 내부층들은 다층 회로를 형성하도록 패키지에 함께 압착된다.The inner layer of the multilayer circuit is first manufactured by applying a positive resist to the substrate. The resist is then exposed to light and developed according to the pattern of conductive structures produced on the substrate. The unhidden copper is then etched, the resist removed and the surface conductive path oxidized to form a protective layer. Finally, the inner layers so produced are pressed together into a package to form a multilayer circuit.
관통구멍을 갖는 내부층을 생성하기 위하여, 서브트랙티브 방법에 따라 현상된 다층 회로 및 양면 회로의 외부층은 어떤 부가적인 공정단계를 요한다. 먼저, 전기적 접촉부가 형성되는 구멍이 뚫려진다. 관통구멍의 벽은 구리의 화학적 침착에 의해 금속화된다.In order to create an inner layer with through holes, the outer layer of the multilayer circuit and the double-sided circuit developed according to the subtractive method requires some additional processing steps. First, a hole in which an electrical contact is formed is drilled. The walls of the through holes are metallized by chemical deposition of copper.
다음에, 관통구멍의 금속화된 벽이 보강된다. 전도성 경로는 패널 또는 패턴 플래이팅 방법을 이용하여 형성된다. 마지막으로, 외부층은 땜납 차단층으로 덮혀진다.Next, the metallized wall of the through hole is reinforced. The conductive path is formed using a panel or pattern plating method. Finally, the outer layer is covered with a solder barrier layer.
서브트랙티브 방법은 비교적 두께운 구리 박의 대부분이 전도성 경로를 생성하기 위해 에칭되어야 하므로 구리가 상당히 손실된다는 단점이 있다. 또한, 전도성 경로의 하부가 에칭되는 것을 피할 수 없기 때문에, 서브 트랙티브 방법은 어떤 치수, 즉, 80 내지 100마이크로미터인 전도성 경로의 폭 및/ 또는 이격을 갖는 전도성 구조물의 제조로 국한된다.The subtractive method suffers from the significant loss of copper since most of the relatively thick copper foil must be etched to create a conductive path. In addition, since it is inevitable that the bottom of the conductive path is etched, the subtractive method is limited to the production of conductive structures having a certain dimension, ie, the width and / or spacing of the conductive path, which is between 80 and 100 micrometers.
인쇄 회로 기판을 제조하기 위한 풀리-애디티브 방법은 절연 재질의 시작 기판이 구리 박으로 덮어지지는 않지만, 그 기판이 촉매 기저(catalytic base) 적층판이거나 또는 접착제로 덮혀진다는 점에서 서브트랙티브 방법과 상이하다. 관통구멍을 뚫고 내식막을 도포한 이후, 관통 구멍의 슬리브 및 전도성 경로가 구리의 화학적 침착에 의해 형성된다.The pulley-additive method for manufacturing printed circuit boards is a subtractive method in that the starting substrate of insulating material is not covered with copper foil, but the substrate is a catalytic base laminate or covered with an adhesive. Is different. After drilling the through hole and applying the resist, the sleeve and the conductive path of the through hole are formed by chemical deposition of copper.
세미-애디티브 방법에 있어서, 시작 재질은 풀리-애디티브 방법에서 사용된 물질과 같다. 그러나, 관통구멍을 뚫은 후, 기판의 전체 표면은 화학적으로 침착된 얇은 구리층으로 덮혀진다. 그후, 음각 내식막이 도포되며 관통 구멍의 벽 및 전도성 구조물이 전기 도금된다. 내식막을 제거한 후, 전도성 구조물들 사이의 얇은 구리층이 에칭된다.In the semi-additive method, the starting material is the same material used in the pulley-additive method. However, after drilling through holes, the entire surface of the substrate is covered with a thin layer of chemically deposited copper. Thereafter, a negative resist is applied and the walls of the through holes and the conductive structures are electroplated. After removing the resist, the thin copper layer between the conductive structures is etched.
풀리-애디티브 방법과 비교한 것으로서, 세미-애디티브 방법은 관통 구멍의 금속 슬리브가 실질적으로 증가된 연성을 갖는 전기도금된 구리로 구성된다는 장점을 갖는다. 단점은 공정 단계가 보다 많다는 것이다. 서브 트랙티브 방법에 비추어 볼 때 풀리-애디티브 방법의 단점은 절연 재질인 기판상에 전도체 구조물의 부착이 나쁘다는 것이다. 서브트랙티브 방법에 비추어볼 때 애디티브 방법의 장점은 애디티브 방법이 원칙적으로 보다 미세한 전도체 구조물을 생성한다는 것이다.As compared to the pulley-additive method, the semi-additive method has the advantage that the metal sleeve of the through hole consists of electroplated copper with substantially increased ductility. The disadvantage is that there are more process steps. The disadvantage of the pulley-additive method in view of the subtractive method is the poor adhesion of the conductor structure on the substrate, which is an insulating material. The advantage of the additive method in the light of the subtractive method is that the additive method in principle produces a finer conductor structure.
영국 특허 제1,056,814호에는 절연 캐리어 기판을 통하여 전도성 통로가 형성된 인쇄 회로 기판을 제조하는 방법이 개시되어 있다. 이 방법에서, 관통 구멍의 벽은 무전해 금속 침착에 의해 배타적으로 전도성으로 제조된다. 이 방법은 감광(sensitizing) 단계를 포함하는데, 이 단계에서, 관통 구멍의 벽상에 무전해 금속을 침착하는 동안, 벽은 적어도 벽에 대한 금속의 양호한 부착을 확실히 하기 위하여 감광 용액으로 처리된다. 금속 층은 또한 절연 캐리어 기판의 표면상의 전도성 경로상에 침착되어 그러한 경로를 거칠게 만든다.British Patent No. 1,056,814 discloses a method of manufacturing a printed circuit board having conductive passages through an insulated carrier substrate. In this method, the wall of the through hole is made exclusively conductive by electroless metal deposition. The method includes a sensitizing step, in which during the deposition of the electroless metal on the wall of the through hole, the wall is treated with a photosensitive solution at least to ensure good adhesion of the metal to the wall. The metal layer is also deposited on the conductive path on the surface of the insulated carrier substrate to roughen that path.
본 발명의 목적은 전도체 구조물들간의 폭 및 이격이 50마이크로미터나 그 이하의 가는 전도체 구조물을 생성되게 해주며, 그와 동시에 절연 캐리어 기판상의 전도체 구조물의 양호한 부착을 제공하는 인쇄 회로 기판을 제조하는 방법을 제공하는 것이다.It is an object of the present invention to produce a printed circuit board having a width and separation between the conductor structures to produce a thin conductor structure of 50 micrometers or less, while at the same time providing a good attachment of the conductor structure on the insulating carrier substrate. To provide a way.
본 발명에 따르면, 이러한 목적은 금속 박이 그 표면에 적층된 절연 캐리어 기판을 제공함으로써, 그리고 원하는 패턴에 대응하는 전도성 경로의 패턴대로 화학적 금속 침착에 의해 최종 전도체 구조물을 생성함으로써 해결된다. 그러한 전도성 경로는 캐리어 기판에 최초로 적층된 금속 박의 기저층 부분으로서 이루어진다. 탈활성화 단계는 전도성 경로의 패턴 생성이후 및 화학적 금속 침착단계 이전에, 예로, 염화 수소 산으로 세정함으로써 수행된다. 이 단계에서, 절연 캐리어 기판상에서 전도성 경로 이외의 어떠한 물질은 경로들 사이에서 금속이 침착되는 것을 방지하기 위하여 제거된다.According to the invention, this object is solved by providing an insulating carrier substrate on which metal foil is laminated on its surface, and by producing the final conductor structure by chemical metal deposition in the pattern of the conductive paths corresponding to the desired pattern. Such a conductive path is made as the base layer portion of the metal foil first laminated to the carrier substrate. The deactivation step is carried out by washing with patterned conductive pathways and prior to chemical metal deposition, for example with hydrochloric acid. In this step, any material other than the conductive path on the insulating carrier substrate is removed to prevent the deposition of metal between the paths.
본 발명은 금속 박이 사전 적층되어 있으며 또한 그 박이 통상적인 서브트랙티브 방법에서 사용되는 박보다 실질적으로 얇은 캐리어 기판을 이용할 때 아주 가는 전도체 구조물이 얻어질 수 있다는 발견에 기초한다. 본 발명에 따르면, 전도체 구조물의 최종적으로 요구된 단면은 얇은 금속 박 패턴상에 금속을 무전해 화학적 침착시킴으로써 생성된다. 화학적 금속 침착 단계동안, 사전에 생성된 금속 경로의 패턴상에만 금속이 침착되도록 아무런 촉매제(활성제) 또는 내식막도 기판상에 제공되지 않는다. 또한, 화학적 금속 침착 단계는 이전 단계에서 생성된 전도체 경로의 패턴에서의 어떠한 결함에 대하여 확실히 보상되게 해준다. 그러한 결함은 회로 기판에 적층된 얇은 금속 박에서의 핀홀 또는 전도체 경로의 제조공정중에 야기된 전도체 경로에서의 좁아진 부분 또는 긁힌 부분 때문일 수도 있다. 화학적 금속 침착의 결과로서, 흠집없이 균일한 최종 전도체 구조물이 수득된다. 전도체 구조물의 기저층을 형성하는 금속 박이 캐리어 기판에 견고하게 적층되어졌기 때문에, 최종의 전도체 구조물이 캐리어 기판에 대하여 양호하게 부착되는 것이 보장된다. 얇은 금속 박을 사용하면 원하는 패턴의 에칭이 정밀하게 이루어지므로써 작은 치수의 미세한 전도체 구조물의 제조가 가능해진다. 본 발명의 방법에 따르면, 매우 높은 실장 밀도의 인쇄 회로기판의 제조될 수 있도록 50마이크로미터 이하의 치수를 갖는 전도체 구조물을 성취하는 것이 쉽게 가능해진다.The present invention is based on the discovery that metal foils are pre-laminated and that very thin conductor structures can be obtained when the foils use a carrier substrate that is substantially thinner than the foils used in conventional subtractive methods. According to the invention, the finally required cross section of the conductor structure is produced by electroless chemical deposition of metal on a thin metal foil pattern. During the chemical metal deposition step, no catalyst (activator) or resist is provided on the substrate such that the metal is deposited only on the pattern of the previously generated metal pathway. In addition, the chemical metal deposition step ensures that any defects in the pattern of conductor paths generated in the previous step are compensated for. Such defects may be due to narrowed or scratched portions in the conductor path caused during the manufacturing of the pinhole or conductor path in the thin metal foil laminated to the circuit board. As a result of chemical metal deposition, a uniform final conductor structure is obtained without scratching. Since the metal foil forming the base layer of the conductor structure has been firmly laminated to the carrier substrate, it is ensured that the final conductor structure is well attached to the carrier substrate. The use of thin metal foil enables precise etching of the desired pattern, thus enabling the fabrication of fine conductor structures of small dimensions. According to the method of the present invention, it becomes easy to achieve a conductor structure having dimensions of 50 micrometers or less so that printed circuit boards of very high mounting density can be manufactured.
본 발명의 한 국면에 따르면, 요구된 전도체 단면은 최종 전도체 구조물을 형성하기 위해 화학적 금속침착이 일어나는 동안의 시간을 조절함으로써 또는 화학적 금속 침착을 위해 인쇄 회로 기판을 침지시키는 화학적 조(bath)의 조성물을 적절하게 선택함으로써 생성될 수 있다. 요구된 단면은 최종 전도체 구조물의 요구된 옴 저항, 또는 임피던스 요구치 또는 전류 전달 전도체의 열분산에 관한 요구치에 의해 결정될 수도 있다.According to one aspect of the invention, the required conductor cross-section is a composition of a chemical bath that immerses a printed circuit board for chemical metal deposition by adjusting the time during which chemical metal deposition takes place to form the final conductor structure. Can be generated by appropriately selecting. The required cross section may be determined by the required ohmic resistance of the final conductor structure, or the impedance requirement or the requirement regarding the heat dissipation of the current carrying conductor.
본 발명의 방법은 일면 인쇄 회로 기판을 제조하는데 또는 관통 구멍이 없는 다층 인쇄 회로 기판의 내부 층 또는 관통구멍의 금속화를 포함하는 다층 인쇄 회로 기판의 외부층을 제조하는데 사용될 수 있다.The method of the present invention can be used to make a single sided printed circuit board or to produce an inner layer of a multilayer printed circuit board without through holes or an outer layer of a multilayer printed circuit board comprising metallization of the through holes.
본 발명의 바람직한 실시태양에 따르면, 전도성 경로의 패턴은 사진법에 의해 얇은 금속 박층을 갖는 기판상에서 형성되는데, 이 방법에서 감광성 내식막 층은 금속박상에 도포되고, 원하는 패턴에 따라서 노출된 다음 에칭 공정에 의해 현상된다. 또한 얇은 내식막층을 사용하게 되면 가는 전도체 구조물을 성취하는데 기여한다.According to a preferred embodiment of the present invention, a pattern of conductive paths is formed on a substrate having a thin metal thin layer by photography, in which the photoresist layer is applied on the metal foil, exposed according to the desired pattern and then etched. It is developed by the process. The use of thin resist layers also contributes to the achievement of thin conductor structures.
본 발명의 또다른 실시태양에 따르면, 내식막은 습식 적층된 건식 내식막이다. 그와 달리, 액상 내식막을 이용하는 것도 또한 가능할 것이다.According to another embodiment of the invention, the resist is a wet laminated dry resist. Alternatively, it would also be possible to use liquid resists.
관통 구멍이 있는 인쇄 회로 기판의 제조에 있어서, 직류 전기적으로 침착된 금속이 보다 높은 연성을 보장하기 때문에, 관통 구멍의 벽을 전기 도금하는 중간 단계를 제공하는 것이 유익하다. 이것은 관통 구멍이, 특히 땜납중에 증가된 기계적 응력을 받을 수 있기 때문에 중요하다.In the manufacture of printed circuit boards with through holes, it is advantageous to provide an intermediate step of electroplating the walls of the through holes, since the DC electrically deposited metal ensures higher ductility. This is important because the through holes can be subjected to increased mechanical stress, especially during soldering.
화학적 금속 침착중에 침착된 금속을 구리, 니켈 또는 니켈 및 금일 수 있다. 니켈 또는 니켈/금의 사용은 니켈의 양호한 연성때문에 관통 구멍의 벽에서 전기도금된 구리층의 두께가 인쇄회로 기판의 최종 층을 형성하는데 낮은 연성의 구리가 사용된 경우 보다 작게 유지될 수 있다는 장점을 갖는다. 또한, 땜납 패드상에 도포된 니켈/금 마감재는 전자 구성 부품이 인쇄 회로기판에 접착될 때 구리 마감재보다 어느 정도 우수한 장점을 갖는다.Metals deposited during chemical metal deposition can be copper, nickel or nickel and gold. The use of nickel or nickel / gold has the advantage that the thickness of the electroplated copper layer at the walls of the through-holes can be kept smaller than if low ductile copper was used to form the final layer of the printed circuit board because of the good ductility of nickel. Has In addition, nickel / gold finishes applied on solder pads have some advantages over copper finishes when electronic components are bonded to a printed circuit board.
본 발명의 일실시태양에 있어서, 화학적 금속 침착 단계 이후 땜납 마스크(soldermask)를 인쇄 회로기판에 도포하며, 이 땜납마스크를 노출시키고 현상하여 땜납 차단층의 패턴을 생성한다. 이 실시태양에서, 기판의 표면상에서 땜납차단 층이 없는 채로 있는 유일한 부분은 전자 구성부품이 땜납 또는 접착되는 곳과 관통 구멍이다. 그후, 그 빈 부분에서, 즉, 화학적으로 침착된 금속층의 상부에서 화학적 금속 침착이 수행된다. 이러한 최종 금속 침착을 위해 사용된 바람직한 금속은 니켈, 또는 니켈/금이다.In one embodiment of the present invention, after a chemical metal deposition step, a solder mask is applied to a printed circuit board, and the solder mask is exposed and developed to produce a pattern of a solder barrier layer. In this embodiment, the only parts that remain free of solder barrier on the surface of the substrate are where the electronic components are soldered or glued and through holes. Subsequently, chemical metal deposition is performed in that empty portion, ie on top of the chemically deposited metal layer. Preferred metals used for this final metal deposition are nickel, or nickel / gold.
또한, 본 발명은 절연 캐리어 기판으로서 어떠한 특수 재질도 필요하지 않으며 여러 공정 단계에서 본질적으로 알려진 재질 및 물질이 사용될 수 있는 장점을 갖는다. 더욱이, 염소화 탄화수소를 포함하는 어떠한 용매도 필요하지 않아서, 전체의 방법은 생태학적으로 유익하다. 또다른 장점에 따르면, 최종 전도체의 원하는 단면은 화학적 금속 침착 기간을 대응적으로 조절함으로써 용이한 방식으로 성취될 수 있다. 이것은 인쇄 회로기판의 전도체 구조물의 임피던스에 관한 엄격한 요구 사항이 있을 때 특히 중요하다.In addition, the present invention does not require any special material as an insulating carrier substrate and has the advantage that materials and materials inherently known in various process steps can be used. Moreover, no solvent is needed, including chlorinated hydrocarbons, so the whole process is ecologically beneficial. According to another advantage, the desired cross section of the final conductor can be achieved in an easy manner by correspondingly adjusting the chemical metal deposition period. This is especially important when there are stringent requirements regarding the impedance of conductor structures on printed circuit boards.
본 발명의 실시태양은 도면을 참조하여 다음과 같이 상세히 설명된다.Embodiments of the present invention are described in detail as follows with reference to the drawings.
제1도에는 관통 구멍이 없는 다층 인쇄 회로 기판의 내부층을 제조하기 위한 본 발명의 방법이 도시된다.1 shows the method of the present invention for producing an inner layer of a multilayer printed circuit board without a through hole.
제1a도를 참조하면, 본 발명에 따라서 제조된 회로 기판은 유리 섬유로 보강된 에폭시 수지, 폴리이미드 또는 시안산염 에스테르와 같은 절연 재질의 캐리어 프레이트(1)를 사용하여 시작한다. 플레이트(1)는 공지된 모든 공정에 의해 캐리어 플레이트(1)에 밀접하게 접착되는 얇은 구리 박(2)의 양면을 피복한다.Referring to FIG. 1A, a circuit board made in accordance with the present invention starts with a
예를들면, 이것은 얇은 구리 박 층이 양호한 부착력으로 적층되어진 절연재질의 기판으로부터 시작하는 것이 가능하다. 구리 박(2)의 두께는 기판에 도포되어질 전도체 구조물의 원하는 치수에 따라서 선택된다. 실제 실시예에 따르면, 박(2)의 두께는 17.5, 10 또는 5마이크로미터 일 수 있다.For example, it is possible to start with an insulating substrate in which a thin layer of copper foil is laminated with good adhesion. The thickness of the
제1b도에서 도시된 다음 단계에서, 감광성내식막층(3)을 기판 양면의 구리 박(2)위에 도포한다. 알려진 모든 형태의 감광성내식막이라도 사용될 수 있다. 본 발명의 일실시태양에 있어서, 수성 알칼리 건식 감광성 내식막 층을 기판 양면의 구리층(2)의 위에 습식 적충시킨다.In the next step shown in FIG. 1B, a
내식막(3)은 알려진 모든 공정을 이용하여, 음각 마스크에 의해 노출되는데, 이 마스크는 기판에 도포될 전도체 구조물의 패턴을 가지고 있다. 그후, 양각 화상이 인쇄 회로 기판의 제조에서 본질적으로 알려진 방법에 따라서 현상된다. 그 결과는 제1c도에서 도시되는데, 여기서 참조부호(4 및 5)는 원하는 전도성 경로의 패턴에 대응하는 감광성내식막의 패턴의 부분을 나타낸다. 그 다음에, 내식막(4 및 5)에 의해 덮히지 않은 구리 박(2)의 부분은 어떠한 알려진 공정에 의해 에칭되어서, 제1d도에 도시된 구조, 즉, 내식막으로 덮혀진 구리 경로의 패턴으로 형성된다. 에칭 용액은, 예로, 구리 염화물의 염화수소 용액일 수 있다.The resist 3 is exposed by an intaglio mask, using all known processes, which have a pattern of conductor structures to be applied to the substrate. Thereafter, the relief image is developed according to a method which is essentially known in the manufacture of printed circuit boards. The result is shown in FIG. 1C, wherein
에칭후, 내식막(5)으로 덮혀지지 않은 기판(1)의 표면상의 위치를 완전히 세척하여 금속성 이물질과 같은 어떠한 오염물질을 포함하지 않도록 적절한 용액을 이용하여 세정함으로써 기판을 탈활성화되게 만드는 것이 바람직하다. 이러한 탈활성화 단계의 필요 이유는 선행 단계로부터 기판상에 남아 있는 어떠한 잔류물이(제1f도와 관련하여 설명된) 무전해 금속침착이라는 후속 단계에서 원치않는 금속 성장의 핵으로 작용할 수 있기 때문이다. 반응(세척)용액은 농축 염화수소산이 바람직하다.After etching, it is preferable to completely clean the position on the surface of the
염화 수소산으로 세정함으로써, 에칭단계(제1d도)에서 수득된 구리(1) 염화물이 염화 합성물로서 용해되어 기판으로부터 제거될 수 있다는 것을 본 발명에 의해 알게 되었다. 염화 수소산으로의 세정은 또한 오염된 화학 약품, 예로, 염화 제2철에 기인한 어떠한 잔류물을 제거한다. 더욱이, 금속(철, 니켈) 마모 및 먼지(황산 칼슘)가 이 세정 단계에 의해 제거된다. 탈활성화 단계의 결과로서, 내식막(4 및 5)이 덮혀진 전도체 구조물(8 및 9)의 패턴 사이에 있는 절연 캐리어 기판(1)의 표면에는 이물질이 전혀없다.By washing with hydrochloric acid, it has been found by the present invention that the copper (1) chloride obtained in the etching step (Fig. 1d) can be dissolved as a chlorine compound and removed from the substrate. Washing with hydrochloric acid also removes any residues due to contaminated chemicals such as ferric chloride. Moreover, metal (iron, nickel) wear and dust (calcium sulfate) are removed by this cleaning step. As a result of the deactivation step, no foreign matter is present on the surface of the insulating
그래서, 제1f도와 관련하여 다음에 기술되는 화학적 금속 침착의 단계에서, 금속은 전도체 경로상에만 침착될 뿐이지 그들 사이에는 침착되지 않을 것이다.Thus, in the step of chemical metal deposition described next with respect to FIG. 1f, the metal will only be deposited on the conductor pathway but not between them.
그 결과를 제1e도의 단계에 도시하며, 이 단계에서 내식막은 인쇄 회로 기판의 제조시에 사용된 어떠한 적합한 방법에 의해 제거된다. 이때, 절연 캐리어 기판(1)은 기판(1)에 최초로 적층된 금속 박(2)의 두께를 갖는 전도성 경로(8, 9)의 패턴으로 덮혀져 있다.The result is shown in the step of FIG. 1E, in which the resist is removed by any suitable method used in the manufacture of a printed circuit board. At this time, the insulating
마지막으로, 구리는 전도성 경로(8, 9)의 상부에 화학적으로 침착되어서 기판상에서 전도체의 원하는 최종 단면을 형성한다.Finally, copper is chemically deposited on top of the
그 결과는 구리층(8, 9)의 상부에서 화학적으로 침착된 층(10, 11)을 도시하는 제1f도에 도시된다. 이러한 공정단계에 대하여, 화학적 구리 침착용으로 알려진 애디티브 조가 사용될 수 있다. 기판에 촉매 또는 반응제가 제공되지 않았기 때문에, 그리고 전도체들 사이의 공간이 염화수소산과 같은 탈활성화제로 세정되어서 절연 캐리어 기판에 금속 침착으로 인한 핵으로서 작용할 수도 있는 이물질이 없기 때문에, 구리는 초기의 에칭 단계에서 에칭되어진 최초의 구리박(2)의 부분(8, 9)상에만 침착된다. 기판(1)이 나머지 부분은 구리가 없는 채로 있다. 본 발명의 방법을 이용함으로써, 작은 치수로 이루어진 균일한 전도성 경로가 생성될 수 있다는 사실을 알게 되었다. 앞서의 설명에서, 기판의 한면에서만 전도체의 생성을 기술하였지만, 제1도로부터 알 수 있는 바와 같이, 본 방법에 의해 전도체의 패턴이 기판의 양면에서 생성될 수 있다는 사실을 알아야 한다.The result is shown in FIG. 1f showing the chemically deposited layers 10, 11 on top of the copper layers 8, 9. For this process step, an additive bath known for chemical copper deposition can be used. Since the substrate was not provided with a catalyst or reactant, and the space between the conductors was cleaned with a deactivator such as hydrochloric acid so that there was no foreign matter that could act as a nucleus due to metal deposition on the insulated carrier substrate, copper was an initial etching step. It is deposited only on the
에칭 후, 구리 잔류물은 원하는 전도성 경로(8, 9) 외부의 캐리어 기판 영역에서 잔류할 수도 있다. 이러한 상황은, 예로, 기판과 접촉하는 박의 표면이 전혀 거칠지가 않아서 원하는 전도체 구조물들 사이에 배치된 박의 모든 부분이 청결하게 에칭될 수 있을 정도로 비교적 정교하에 처리된 적층 구리 박(2)을 이용함으로써 극복될 수 있다.After etching, copper residues may remain in the carrier substrate region outside the desired
제1a 내지 1f도와 관련하여 기술된 방법이 기판의 한면 또는 양면에 전도체 구조물을 갖는 단일 층 인쇄 회로 기판의 제조 또는 관통구멍이 없는 다층 인쇄 회로 기판의 내부층의 제조에 사용될 수 있다는 사실을 알아야 한다.It should be noted that the method described in connection with FIGS. 1A-1F can be used for the production of a single layer printed circuit board having conductor structures on one or both sides of the substrate or for the manufacture of an inner layer of a multilayer printed circuit board without through holes. .
내부 층을 제조하기 위한, 본 발명의 다른 실시태양에 있어서 제1a도와 제1b도에서 도시된 단계들에 부가적인 공정단계가 적용된다. 이 실시태양은 캐리어 기판(1)의 양면에 적층된 아주 얇은 구리 박(2), 예로, 약 5마이크로미터의 두께를 갖는 구리 박을 이용하여 시작한다. 그후, 예로 3 내지 5마이크로미터의 두께를 갖는 구리 층을 구리 박(2)상에 무전해법에 의해 침착시킨다. 다음 단게에서 감광성내식막을 제1b도에 도시된 바와 유사한 구리 위에 도포시킨다. 그후의 단계들은 제1b 내지 1f도와 관련하여 기술된 상기 실시태양에서 설명된 단계와 동일하다. 상기 기술된 다른 실시태양은 절연 캐리어 기판에 적층된 초기의 구리 박(2)이 핀홀을 포함할 정도로 매우 얇을지라도 이용할 수 있다. 전체의 구리 박위에 무전해는 구리 침착하는 단계는 아무런 결함도 없는 균일한 구리 층을 생성하려는 목적을 갖는다.In another embodiment of the present invention for producing the inner layer, an additional process step is applied to the steps shown in FIGS. 1a and 1b. This embodiment starts with a very
내부층을 제조하기 위한 본 발명의 기술된 두가지 실시태양의 공정에 대하여 다양한 변경이 가능하다는 사실을 알아야 한다. 최종의 전도체 구조물이 사전생성된 전도성 경로패턴의 화학적 금속 침착에 의해 제조되는 것이 필수적이므로, 그 공정은 얇은 금속 박이 적층되어진 캐리어 기판을 이용하여 시작한다. 공정 단계 및 원하는 전도성 경로의 패턴을 생성하기 위한 재질에 관하여, 다수의 대용물이 가능하다.It should be noted that various modifications are possible to the process of the two described embodiments of the present invention for making the inner layer. Since it is essential that the final conductor structure be produced by chemical metal deposition of a pre-generated conductive pathway pattern, the process begins with a carrier substrate on which a thin metal foil is laminated. With regard to the materials for producing the process steps and the pattern of the desired conductive pathways, many alternatives are possible.
다음에는 관통구멍과 외부층을 갖는 다층 인쇄 회로기판의 내부 층을 제조하기 위한 본 발명에 따른 공정이 제2도를 참조하여 설명된다. 제2a도에는 전도성 구조물(25)이 제1도와 관련하여 기술된 바와 같은 공정에 따라 바람직하게 도포된 절연재질의 제1기판(20)을 포함하는 인쇄 회로 기판의 다층 패키지가 도시되어 있다. 제1도의 구리박(2)과 유사한 구리 박(23)은 기판(20)의 다른 면상에 적층된다. 제2기판(22)은 한면에 전도성 구조물(26, 27)을 갖추고 있으며 다른 면에 구리박(24)을 갖추고 있다. 부착 층(21)은 기판(20)과 (22) 사이에 샌드위치된다.Next, a process according to the present invention for producing an inner layer of a multilayer printed circuit board having through holes and an outer layer is described with reference to FIG. Figure 2a shows a multilayer package of a printed circuit board in which the
전체의 구성은 함께 압착되어 패키지를 형성한다.The entire configuration is compressed together to form a package.
제2b도에 도시된 제1단계에서, 원하는 패턴에 따라 관통 구멍(28)이 뚫려진다. 다음에, 관통 구멍의 벽(29)은, 예로, 팔라듐에 인한 핵형성에 의해 활성화되어, 화학적 구리침착이 이루어지게 한다. 다음의 공정 단계에서, (제2c도에 도시된) 비교적 얇은 구리층(30)은 관통 구멍의 벽(29)을 포함하는 기판의 전체 표면에 화학적으로 침착된다.In the first step shown in FIG. 2B, the through
제2d도에 따르면, 감광성 내식막 층(31)은 층(30)의 상부에서 기판의 양면에 도포된다. 감광성 내식막 층(31)은 제1b도의 감광성내식막 층(3)과 같은 수 있다. 그 다음에, 상기 내식막을 원하는 전도체 구조물의 패턴에 따라서 양각 마스크에 의해 노출시켜 음각 상을 현상한다. 즉, 최종 전도체가 형성되면 관통 구멍(28)의 에지(32)가 내식막으로 덮히지 않은 기판의 부분(33)이 형성된다(제2e도 참조).According to FIG. 2D, the
제2f도에 따른 단계에서, 내식막 층(31)에서 관통구멍의 벽 및 빈공간(32, 33)의 전기 도금 작업이 수행된다. 그 다음에, 이러한 방식으로 형성된 전도성 경로(34)와 관통 구멍의 금속화된 벽 및 에지(46)를 주석 층(제2g도)과 같은 금속 내식막 층(35, 36)으로 전기도금 한다. 그후, 감광성내식막(31)을 알려진 방식으로 제거한다(제2h도).In the step according to FIG. 2F, the electroplating operation of the walls of the through holes and the
제2i도에 따르면, 덮히지 않은 구리를, 예로, 암모니아 알칼리성 에칭 용액을 이용하여 에칭한 다음, 금속내식막(46)을 제거한다(제2j도). 그 결과로서, 기판은 현재 전도성 경로의 패턴으로 덮혀져 있으며, 이때 최초의 구리 박(23)의 부분(45)은 기저층을 형성한다. 그후, 전도성 경로들 사이에서 절연 캐리어 기판으로부터 남아있는 모든 잔류물을 제거하기 위하여 제1d도와 관련하여 설명된 바와 같은 농축된 염화수소산을 이용한 세정 작업을 수행한다.According to FIG. 2i, the uncovered copper is etched using, for example, an ammonia alkaline etching solution, and then the metal resist 46 is removed (FIG. 2j). As a result, the substrate is now covered with a pattern of conductive paths, where
이제, 본 발명의 방법의 중요한 단계에 따라서, 전도성 경로(37) 및 관통 구멍의 전도성 벽(36)은 화학적 구리 침착을 받게된다. 즉, 구리(39, 40)를 경로(37, 38)상에 화학적으로 침착시켜 전도체의 최종 단면을 생성한다(제2k도). 마지막으로, 땜납 차단층(41)을 아무런 금속도 침착되지 않은 기판 표면의 부분을 덮기 위해 도포한다. 다층 기판의 하부면상의 전도체 구조물의 생성과 상기 기술된 상부면상의 전도체 구조물의 생성은 동시에 동일한 방식으로 이루어진다.Now, in accordance with an important step of the method of the present invention, the
본 발명의 실제 실시에에 따르면, 17.5마이크로미터의 두께를 갖는 구리 박(2, 23) 및 15마이크로미터의 두께를 갖는 내식막(3, 31)을 이용할 때 50마이크로미터 또는 그 이하의 치수를 갖는 전도체 구조물이 생성될 수 있다. 화학적 구리 침착(제1f도 및 제2k도)이 약 3 1/2 시간동안 수행될 때 화학적으로 침착된 층의 두께는 약 12마이크로미터로서, 결과적으로 전도체 구조물의 총두께는 약 30마이크로미터가 된다. 소정 두께의 층을 요구된 시간이 사용된 화학적 조에 좌우하여 변할 수 있도록 화학적 구리 침착 단계용으로 여러 가지 화학적 조가 사용될 수 있다는 사실을 알아야 한다. 현재 약 30마이크로미터의 전도체 구조물의 두께가 인쇄 회로 기판에 대하여 보편적이지만, 본 발명은 어떠한 원하는 두께의 전도체 구조물이라도 제조할 수 있다.According to the practical practice of the present invention, when using copper foils 2, 23 having a thickness of 17.5 micrometers and resists 3, 31 having a thickness of 15 micrometers, dimensions of 50 micrometers or less are used. Having a conductor structure can be created. When chemical copper deposition (Figures 1f and 2k) is performed for about 3 1/2 hours, the thickness of the chemically deposited layer is about 12 micrometers, resulting in a total thickness of about 30 micrometers of conductor structure. do. It should be appreciated that various chemical baths may be used for the chemical copper deposition step so that the layer of desired thickness may vary depending on the chemical bath used. Although the thickness of conductor structures of about 30 micrometers is now common for printed circuit boards, the present invention can produce conductor structures of any desired thickness.
본 발명의 실시예에서, 화학적으로 침착된 구리의 층(30)(제2c도)은 약 2마이크로미터의 두께를 가질 수 있으며, 전기 도금단계(제2f도)중에 도포한 구리 층(34)은 약 15마이크로미터의 두께를 가질 수 있으며 주석 층(35, 36)(제2g도)은 약 5마이크로미터의 두께를 가질 수 있다.In an embodiment of the present invention, the
화학적 구조 침착 중에 회로 기판이 침지되는 구리조는 전형적으로 다음과 같은 성분을 포함하는 애디티브조가 바람직하다 : 제2구리 염, 착화합제, 환원제, 염지, 및 안정화제, 이와 같은 애디티브 조는 본 기술에서 알려져 있다. 예를들면, 서독, 베를린소재의 더 캄파니 쉐링 AG(the Company Schering AG)사로부터 ULTRAGANTH라는 이름으로 구입가능한 애디티브 조가 그것이다. 애디티브조는 상기 언급된 성분을 조화성 있게 선택함으로써 최적화될 수 있어서 최종 전도체 구조물이 양호한 경도(hardness), 구리 기저층에 대한 양호한 부착성, 고 전도도, 및 낮은 다공도(porosity)를 갖는 것이 보장된다. 일반적으로 말해서, 사용된 구리 조는 침착된 구리가 전기도금된 구리의 결정 구조와 유사한 구조를 갖는 것을 보장하여야 한다. 본 발명의 실시태양에서, 이것은 애디티브 조에서 제2구리 염의 농도를 리터당 약 0.05몰보다 작게 선택함으로써 성취될 수 있다.The copper bath in which the circuit board is immersed during chemical structure deposition is preferably an additive bath which typically comprises the following components: cupric salts, complexing agents, reducing agents, dyes, and stabilizers, such additive baths are known in the art. Known. For example, Additive Joe, available under the name ULTRAGANTH from the Company Schering AG of Berlin, West Germany. The additive bath can be optimized by harmonically selecting the aforementioned components to ensure that the final conductor structure has good hardness, good adhesion to the copper base layer, high conductivity, and low porosity. Generally speaking, the copper bath used should ensure that the deposited copper has a structure similar to the crystal structure of the electroplated copper. In an embodiment of the invention, this can be accomplished by selecting a concentration of cupric salt in an additive bath of less than about 0.05 moles per liter.
본 발명의 또다른 실시태양에 따르면, 화학적 금속 침착의 단계는 (구리 대신에) 니켈의 화학적 침착을 포함할 수도 있으므로써 본질적으로 알려진 화학적 니켈 조가 사용될 수 있다.According to another embodiment of the present invention, essentially known chemical nickel baths may be used as the step of chemical metal deposition may include chemical deposition of nickel (instead of copper).
니켈을 사용하면 구리 보다 큰 연성을 갖는다는 장점이 있어서, 구멍 벽의 기계적 강도를 증가시키게 된다. 이러한 증가된 강도에 기인하여, 선행 단계에서 벽상에 도포된 전기도금된 구리 층이 최소화될 수 있다. 실제 실시예에서, 10마이크로미터 두께의 니켈층이 구리 구조물상에 화학적으로 침착되므로써, 구리 구조물의 표면은 니켈이 구리에 양호하게 부착되게 작용해준다. 마지막으로, 전형적으로 0.1 내지 0.15마이크로미터 두께의 얇은 금층이 무전해침착에 의해 니켈 층상에 도포될 수 있다. 금층은 니켈 부동태화(passivity)를 방지하며 그러므로써 양호한 땜납 부착성(solderability)을 보장하게 되다.The use of nickel has the advantage of having greater ductility than copper, which increases the mechanical strength of the hole walls. Due to this increased strength, the electroplated copper layer applied on the wall in the preceding step can be minimized. In a practical embodiment, a 10 micrometer thick layer of nickel is chemically deposited on the copper structure, so that the surface of the copper structure acts to allow the nickel to adhere well to the copper. Finally, a thin gold layer, typically 0.1 to 0.15 micrometers thick, can be applied on the nickel layer by electroless deposition. The gold layer prevents nickel passivity and thereby ensures good solderability.
땜납 패드상의 니켈/금 마감재는 전자구성부품을 기판에 (땜잡하는 대신) 접착시키기 위한 매우 적합한 마감재가 되는 또다른 장점을 갖는다. 더욱이, 니켈은 어떠한 접착 금속에 대하여도 확산 차단층을 제공한다. 니켈/금 마감재는 착탈성 패드가 사용될 때도 또한 유익하다. 니켈이 비교적 낮은 부식성을 갖기 때문에, 구리 경로 아래쪽에 둘러싸인 외부 층으로서 니켈 또는 니켈/금 층을 사용하면, 인홰 회로 기판의 고 신뢰성에 기여하게 된다.Nickel / gold finishes on solder pads have another advantage of being a very suitable finish for bonding (instead of soldering) electronic components to a substrate. Moreover, nickel provides a diffusion barrier layer for any adhesive metal. Nickel / gold finishes are also beneficial when removable pads are used. Since nickel has a relatively low corrosiveness, using a nickel or nickel / gold layer as the outer layer enclosed below the copper path contributes to the high reliability of the printed circuit board.
제2a도 내지 제21도와 관련하여 다층 인쇄 회로 기판의 외부 층을 제조하거나 또는 관통 구멍이 있는 내부 층을 제조하기 위한 상기 기술된 다른 실시태양은 물론 본 발명의 범주내에서만 달라질 수 있다. 다시 언급하건데, 상기 기술된 내부 층 공정에서와 같이, 최종 전도체 구조물 및 관통 구멍의 최종 금속 피막은 외부 기판에 적층된 얇은 금속 박을 이용하여 시작하는 선행 공정에서 생성된 패턴상에 무전해 침착하는 단계에 의해 생성된다.Other embodiments described above for making the outer layer of the multilayer printed circuit board or for making the inner layer with through holes in relation to FIGS. 2A-21 may, of course, vary only within the scope of the present invention. Again, as in the inner layer process described above, the final conductor structure and the final metallization of the through-holes are electrolessly deposited on the pattern created in the preceding process starting with thin metal foil laminated to the outer substrate. Generated by step.
또다른 실시태양에 따르면, 다층 패키지의 상부와 하부층상의 금속 박은 선행 실시태양에서 기술된 두께보다 더 두꺼울 수도 있다. 보다 두꺼운 금속 박을 이용하여 시작할 수 있는 이유는, 예를들면, 아주 얇은 박으로 입혀진 절연 캐리어 기판을 제조하는데 보다 비용이 더 소요된다는 이유때문일 수 있다.According to another embodiment, the metal foil on the top and bottom layers of the multilayer package may be thicker than the thickness described in the previous embodiments. One reason to start with thicker metal foils may be, for example, because it is more expensive to manufacture an insulated carrier substrate coated with very thin foils.
그러한 상황에서, 금속 박의 두께는 원하는 얇은 전도체 두께를 성취하게 해주는 두께로 에칭함으로써 감소된다. 그 다음에, 제2b도에서와 같이, 관통 구멍이 뚫어진다. 제2c도에 도시된 화학적 구리 침착 단계의 대안으로서, 기판의 전체 표면 및 관통구멍의 벽상에 얇은 금속층을 무전해 침착한 다음 금속 표면의 전기도금단계를 필수적으로 포함하는 여러 연속 공정 단계를 이용할 수 있다. 그 다음에, 제2d도와 상응하는 공정으로, 감광성내식막층을 기판의 양 면상에 도포하며, 원하는 전도성 경로의 패턴에 대응하는 내식막을 노출시키는 현상한다.In such a situation, the thickness of the metal foil is reduced by etching to a thickness that achieves the desired thin conductor thickness. Then, as in FIG. 2B, a through hole is drilled. As an alternative to the chemical copper deposition step shown in FIG. 2C, several successive process steps may be used, including the electroless deposition of a thin metal layer on the entire surface of the substrate and the walls of the through-holes, followed by electroplating of the metal surface. have. Then, in a process corresponding to FIG. 2d, a photoresist layer is applied on both sides of the substrate and developed to expose the resist corresponding to the pattern of the desired conductive path.
전도성 경로의 생성에 대하여, 양각 또는 음각 포토마스크를 사용할 수도 있다. 즉, 현상된 감광성내식막의 패턴은 전도성 경로사이의 빈 공간 또는 전도성 경로 그 자체의 패턴에 대응할 수도 있다. 그후, 현상된 감광성 내식막과 관통구멍의 벽부사이의 공간을 금속내식막으로 전기 도금할 수도 있다. 그 다음에, 감광성내식막을 제거하고, 덮히지 않은 구리를 에칭한 다음에 금속내식막을 제거한다. 최종의 전도체 경로는 무전해 금속 침착단계 이전에 화학적 금속 침착에 의해 생성된다. 어떠한 원하지 않는 물질을 절연 캐리어 기판의 표면으로부터 제거하기 위하여 염화수소산으로 세정하는 공정이 수행되는 것이 바람직하다.For the generation of conductive pathways, an embossed or negative photomask may be used. That is, the pattern of the developed photoresist may correspond to the empty space between the conductive paths or the pattern of the conductive path itself. Thereafter, the space between the developed photoresist and the wall portion of the through hole may be electroplated with a metal resist. Then, the photoresist is removed, the uncovered copper is etched and then the metal resist is removed. The final conductor path is produced by chemical metal deposition prior to the electroless metal deposition step. Preferably, a process of cleaning with hydrochloric acid is performed to remove any unwanted material from the surface of the insulated carrier substrate.
그 다음에, 땜납 마스크를 기판의 표면에 적층하고 노출시키며 사전결정된 패턴에 따라서 현상한다. 그 결과로서, 전도성 경로 및 그들 사이의 공간은 땜납차단 층으로 덮혀진다. 전기적 구성 부품이 기판에 땜납되거나 접착되어지는 위치와 관통 구멍 및 기판 표면의 관통 구멍의 주변부들만이 땜납 차단층이 없다. 다음 단계에서, 니켈 층을 무전해법에 의해 기판상의 빈공간(즉, 땜납 차단층으로 덮히지 않은 공간)상에 침착하며, 그후 금층을 무전해법에 의해 니켈 층상에 침착한다. 니켈 층은 경도 및 부식방지에 기여하며 금층은 양호한 표면 전도도를 보장한다. 본 실시태양의 실제 실시예에 있어서, 니켈층은 6 내지 8마이크로미터의 두께를 가지며, 최종 금층은 0.1마이크로미터의 두께를 갖는다.The solder mask is then laminated and exposed to the surface of the substrate and developed according to a predetermined pattern. As a result, the conductive paths and the spaces between them are covered with a solder barrier layer. Only the locations where the electrical components are soldered or glued to the substrate and the periphery of the through holes and through holes on the substrate surface lack the solder barrier layer. In the next step, the nickel layer is deposited on the void on the substrate (ie, the space not covered by the solder barrier layer) by the electroless method, and then the gold layer is deposited on the nickel layer by the electroless method. The nickel layer contributes to hardness and corrosion protection and the gold layer ensures good surface conductivity. In a practical example of this embodiment, the nickel layer has a thickness of 6 to 8 micrometers and the final gold layer has a thickness of 0.1 micrometer.
본 발명의 또다른 실시태양에 있어서, 음각 마스크는 감광성내식막을 노출시키는데 사용되었다. 그러한 경우, 덮히지 않은 구리를 에칭한 다음 내식막을 현상한다. 그 다음에, 감광성 내식막을 최종 전도체 경로가 화학적 금속침착에 의해 생성되기 전에 제거한다.In another embodiment of the present invention, a negative mask was used to expose the photoresist. In such a case, the uncovered copper is etched and then the resist is developed. The photoresist is then removed before the final conductor pathway is created by chemical metal deposition.
모든 실시태양에 있어서, 전도성 경로상에 무전해 금속 침착단계이전에, 어떠한 전도체도 생성되지 않은 기판의 표면이 바람직하게 염화수소산으로 세정함으로써 탈활성화 되어진다는 사실이 보장되어야 한다.In all embodiments, prior to the step of depositing the electroless metal on the conductive pathway, it should be ensured that the surface of the substrate without any conductors is deactivated, preferably by cleaning with hydrochloric acid.
모든 실시태양에 있어서, 어떠한 금속도 침착되지 않은 전도성 경로 및 회로 표면의 부분을 덮기 위하여, 땜납 마스크를 인쇄 회로 기판 또는 다층 패키지의 상부 및 하부 표면에 마지막으로 도포할 수도 있다. 그와 달리, 땜잡 마스크를 기판에 적층한 다음, 화학적 금속 침착 단계 이전에 노출시키고 현상할 수도 있다. 땜잡 패턴은 어떠한 금속도 없는 전도성 경로 및 기판의 부분이 땜납 차단층으로 덮히되, 땜납 패드 및 관통 구멍이 덮히지 않도록 선택된다. 그 다음에, 무전해 침착의 최종 단계에서, 땜납 패드 및 관통 구멍만을, 예로, 구리 또는 니켈 또는 니켈/구리의 부가적인 금속 층으로 덮는다.In all embodiments, a solder mask may be applied last to the upper and lower surfaces of the printed circuit board or multilayer package to cover portions of the conductive paths and circuit surfaces where no metal is deposited. Alternatively, the solder mask may be laminated to the substrate and then exposed and developed prior to the chemical metal deposition step. The solder pattern is selected such that the conductive paths without any metal and portions of the substrate are covered with a solder barrier layer, but not the solder pads and through holes. Then, in the final stage of electroless deposition, only the solder pads and through holes are covered with additional metal layers, for example copper or nickel or nickel / copper.
본 발명이 특정 실시태양을 참조하여 기술되고 도시되었지만, 본 기술에서 숙련된 자는 본 명세서에서 기술되고 다음의 청구범위에서 설명된 바와 같은 본 발명의 원리를 벗어나지 않고도 변경과 변화가 이루어질 수도 있다는 사실을 인식할 것이다.Although the invention has been described and illustrated with reference to specific embodiments, those skilled in the art will recognize that changes and changes may be made without departing from the principles of the invention as described herein and as set forth in the claims that follow. Will recognize.
Claims (16)
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US89-110,954.8 | 1989-06-16 | ||
US90-536,962 | 1990-06-12 | ||
US53696290A | 1990-06-19 | 1990-06-19 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR970004760B1 true KR970004760B1 (en) | 1997-04-03 |
Family
ID=24140632
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019900008849A KR970004760B1 (en) | 1989-06-16 | 1990-06-15 | Method of manufacturing printed circuit boards |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR970004760B1 (en) |
-
1990
- 1990-06-15 KR KR1019900008849A patent/KR970004760B1/en not_active IP Right Cessation
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Legal Events
Date | Code | Title | Description |
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A201 | Request for examination | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
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