KR970004237Y1

KR970004237Y1 - Apparatus for interface between processors

Info

Publication number: KR970004237Y1
Application number: KR92027820U
Authority: KR
Inventors: 권태상
Original assignee: 이희종; 엘지산전 주식회사
Priority date: 1992-12-30
Filing date: 1992-12-30
Publication date: 1997-05-07
Also published as: KR940017049U

Abstract

내용없음No content

Description

Interface device between processors

제1도는 일반적인 멀티 프로세서 블럭도Figure 1 is a general multiprocessor block diagram

제2도는 제1도의 인터페이스 상세도2 is a detailed view of the interface of FIG.

제3도는 본 고안 프로세서의 인터페이스 장치도3 is an interface device of the present invention processor

제4도는 제3도의 부분별 상세도4 is a detailed view of each part of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10, 20 : 프로세서부 30 : 인터페이스부10, 20: processor unit 30: interface unit

1 : 데이타 관리부 2 : 데이타 선택부1: data management unit 2: data selection unit

3 : 데이타 선택구동부 4 : 제어부3: Data selection drive unit 4: Control unit

5 : 엔코더 6 : 버퍼부5: Encoder 6: Buffer

7 : 인터페이스 보호부7: interface protection

본 고안은 멀티 프로세서의 인터페이스 장치에 관한 것으로, 특히 멀티 프로세서에서 상호간의 데이타 교환시 효율 및 시간 단축으로 멀티 프로세서를 사용하는 시스템의 성능 향상에 적당하도록 한 프로세서간의 인터페이스 장치에 관한 것이다.The present invention relates to an interface device of a multiprocessor, and more particularly, to an interface device between processors that is suitable for improving performance of a system using a multiprocessor due to efficiency and time reduction in data exchange between the multiprocessors.

제1도는 일반적인 멀티 프로세서 블럭도로서 이에 도시된 바와 같이 데이타에 의해 서로 독립적인 기능을 수행하는 프로세서부(10)(20)와, 그 프로세서부(10)(20)의 상호간 데이타를 전송하여 전체 시스템에서 데이타교환을 수행하는 인터페이스부(30)로 구성된다.FIG. 1 is a general multi-processor block diagram. As shown in FIG. 1, a processor unit 10 and 20 performing independent functions by data and data between the processor units 10 and 20 are transmitted. The interface unit 30 performs data exchange in the system.

제2도는 종래 멀티 프로세서에서의 인터페이스 상세도로서 이에 도시된 바와같이 프로세서부(10)(20)로부터 데이타버스라인을 통한 데이타와 어드레스 버스라인을 통한 어드레스 신호를 인가받아 데이타 선택을 위한 데이타 선택부를 구동시키는 데이타선택 구동부(3)와 그 데이타선택 구동부(3)의 구동신호를 인가받아 상기 프로세서부(10)(20)의 데이타와 어드레스를 선택하는 데이타와 선택부(2)와, 그 데이타와 선택부(2)에 의해 선택된 상기 프로세서부(10)(20)의 데이타와 어드레스를 관리하는 데이타 관리부(1)로 구성된다.FIG. 2 is a detailed diagram of an interface in a conventional multiprocessor. As shown in FIG. 2, a data selection unit for data selection is provided by receiving data through a data bus line and an address signal through an address bus line from the processor unit 10 and 20. Data and selector 2 for selecting the data and address of the processor unit 10 and 20 by receiving the data selection driver 3 to be driven and the drive signal of the data selection driver 3, and the data and It consists of a data management unit 1 which manages data and addresses of the processor units 10 and 20 selected by the selection unit 2.

이와같이 구성된 종래 멀티 프로세서의 동작과정 및 문제점을 설명하면 다음과 같다.The operation process and problems of the conventional multiprocessor configured as described above are as follows.

인터페이스부(30)는 멀티 프로세서에서 프로세서부(10)(20)의 상호간의 데이타를 데이타버스라인을 통해 교환하고 어드레스버스라인을 통해 어드레스를 전송하는 한편 제어신호를 상기 프로세서부(10)(20)로 전송한다. 이로인해 상기 프로세서부(10)(20)는 인가받는 데이타와 어드레스 및 제어신호로 데이타에 상승하는 기능을 수행한다. 이때의 인터페이스부(30)의 동작을 제2도를 참조하여 설명하면 다음과 같다.The interface unit 30 exchanges data between the processor units 10 and 20 through a data bus line and transmits an address through an address bus line in a multi-processor, and transmits a control signal to the processor unit 10 or 20. To send). As a result, the processor unit 10 or 20 performs a function of raising the data with the data and the address and the control signal. The operation of the interface unit 30 at this time will be described with reference to FIG.

먼저, 프로세서부(10)을 엑세스할 때는 프로세서부(20)에 접속된 데이타선택 구동부(3)의 낸드게이트(NA2) 일측입력단자에 저전위 신호가 인가되고 프로세서부(10)에 접속된 데이타 구동부(3)의 낸드게이트(NAl)의 일측입력단자에 고전위 상태가 인가되면 상기 낸드게이트(NA2)는 타측입력단자에 관계없이 고전위신호를 출력하여 오아게이트(OR2)의 일측입력단자와 상기 낸드게이트(NA1)의 타측입력단자에 인가한다.First, when the processor unit 10 is accessed, a low potential signal is applied to one input terminal of the NAND gate NA2 of the data selection driver 3 connected to the processor unit 20 and the data connected to the processor unit 10. When a high potential state is applied to one input terminal of the NAND gate NAl of the driving unit 3, the NAND gate NA2 outputs a high potential signal regardless of the other input terminal and is connected to the one input terminal of the OR gate OR2. It is applied to the other input terminal of the NAND gate NA1.

이로인해 상기 낸드게이트(NA1)는 저전위 신호를 출력하여 오아게이트(OR1)의 일측입력단자에 인가하고 그 오아게이트(OR1) 타측입력단자(Ra)에 저전위 신호가 인가되어 오아게이트(OR1)는 저전위 신호를 출력하여 데이타 선택부(2)에 인가하며 그 데이타 선택부(2)는 데이타버스라인과 어드레스버스라인을 통해 상기 프로세서부(10)의 데이타와 어드레스 및 제어신호를 선택하여 데이타 관리부(1)에 인가하고 이로인해 상기 프로세서부(10)의 데이타와 어드레스 및 제어신호를 인가받아 관리하여 다른 프로세서부로 전송한다.As a result, the NAND gate NA1 outputs a low potential signal and applies it to one input terminal of the OR gate OR1, and a low potential signal is applied to the other input terminal Ra of the OR gate OR1, thereby providing the OR gate OR1. ) Outputs a low potential signal to the data selector 2, which selects the data, the address and the control signal of the processor 10 through the data bus line and the address bus line. The data is applied to the data management unit 1, and thus, the data, the address, and the control signal of the processor unit 10 are received and managed to be transmitted to another processor unit.

한편, 상기 인터페이스부(30)가 프로세서부(20)의 데이타와 어드레스를 선택할 경우 상기 데이타선택 구동부(3)의 낸드게이트(NAl)(NA2) 일측 입력단자에 저전위 상태의 신호와 고전위 상태의 신호를 각기 인가하면 데이타 선택부(2)는 상기 프로세서부(20)의 데이타와 어드레스를 데이타버스와 어드레스버스를 통해 인가받아 데이타 관리부 (1)에 인가하여 프로세서간 상호데이타 교환 기능을 수행한다.On the other hand, when the interface unit 30 selects the data and the address of the processor unit 20, a low-potential signal and a high-potential state are provided at one input terminal of the NAND gate NA2 of the data selection driver 3. The data selector 2 receives the data and the address of the processor 20 through the data bus and the address bus and applies them to the data manager 1 to perform mutual data exchange between processors. .

이상에서 설명한 바와 같이 종래 멀티 프로세서에서의 인터페이스장치는 프로세서 상호간의 데이타전송을 위해 프로세서를 액세스할 때 한 프로세스를 엑세스하면 다른 프로세서는 액세스 동작이 완료될 때까지 기다려야하므로 프로세스 상호가 데이타 전송시간 소요가 길며 효율이 떨어져 멀티 프로세서를 사용하는 시스템의 성능을 저하시키는 문제점이 있었다.As described above, in the conventional multiprocessor interface device, when a processor accesses a processor for data transfer between processors, the other processor must wait until the access operation is completed. Long and inefficient, there was a problem that degrades the performance of a system using a multi-processor.

본 고안은 상기와 같은 종래의 문제점을 감안하여 데이타 전송을 수행하는 인터페이스를 각각의 프로세서가 독립적으로 엑세스될 수 있게 구성하여 각 프로세서 상호간의 데이타 교환시 시간을 단축하고 효율을 증가시켜 멀티 프로세서를 사용하는 시스템의 성능을 향상하고자 한다.The present invention is designed to allow each processor to be accessed independently in consideration of the conventional problems as described above to reduce the time and increase the efficiency of data exchange between each processor to use the multi-processor To improve the performance of the system.

제3도는 본 고안 프로세서의 인터페이스 장치도로서 이에 도시한 바와 같이 프로세서부(10)(20)의 제어신호를 인가받아 해독하는 엔코더(5)(5')와 상기 프로세서부(10)(20)의 어드레스를 어드레스버스를 통해 인가받고 데이타를 데이타버스를 통해 인가받아 데이타선택을 제어하는 제어부(4-1)∼(4-n)와, 그 데이타선택을 제어하는 제어부(4-1)∼(4-n)의 제어에 따라 선택된 상기 프로세서부(10)(20)의 데이타 및 어드레스를 관리하여 서로 다른 프로세서로 교환하는 데이타 관리부(1)로 구성한다.3 is an interface device diagram of a processor of the present invention, as shown in FIG. 5, an encoder (5) 5 'and a processor (10) (20) for receiving and decoding control signals from the processor (10) and (20). Control unit 4-1 to (4-n) for controlling the data selection, and the control unit 4-1 to (4) for controlling the data selection. The data management unit 1 manages data and addresses of the processor units 10 and 20 selected according to the control of 4-n) and exchanges them with different processors.

제4도는 제3도 제어부의 상세도로서 이에 도시한 바와같이 상기 프로세서부(10)(20)로부터 데이타와 어드레스를 인가받아 버퍼링하는 버퍼부(6-1∼6-n)와 상기 데이타 관리부(1)와 제어부(4-1)∼(4-n)의 동작을 클리어시켜 인터페이스부를 보호하는 인터페이스 보호부(7)로 구성한다.FIG. 4 is a detailed view of the control part of FIG. 3, as shown in FIG. 4, in which the buffer parts 6-1 to 6-n and the data management part receive and buffer data and addresses from the processor parts 10 and 20. 1) and the interface protection part 7 which clears the operation | movement of control part 4-1-(4-n), and protects an interface part.

이와같이 구성한 본 과안이 프로세서간 인터페이스 장치의 동작과정 및 작용효과를 상세히 설명하면 다음과 같다.The present invention thus constructed will now be described in detail the operation process and operation effects of the inter-processor interface device.

먼저 프로세서부(10)를 엑세스하기 위한 동작과정을 설명하면 다음과 같다.First, an operation process for accessing the processor unit 10 will be described.

프로세서부(10)(20)는 저전위 상테의 신호와 고전위 상태의 신호를 엔코더(5)(5')의 메인입력단자(MA)(HB)에 인가하면 입력단자(Aa1-Aan)(Ab1-Abn)에 제어신호를 인가하면 그 엔코더(5)(5')는 제어신호를 해독하여 출력단자(Ya1-Yan)(Yb1-Ybn)를 통해 제어부(4-1)∼(4-n)에 인가한다.The processor unit 10 or 20 applies a low-potential signal and a high-potential signal to the main input terminals MA and HB of the encoders 5 and 5 'to input terminals Aa1-Aan ( When the control signal is applied to Ab1-Abn, the encoders 5 and 5 'decode the control signal and control the controllers 4-1 to 4-n through the output terminals Ya1-Yan (Yb1-Ybn). ) Is applied.

이때 상기 제어부(4-1)∼(4-n)는 제4도에 도시한 바와같이 인터페이스 보호부(7)의 인버터(111)(112)에 저전위와 고전위 신호를 각기 인가하고 그 인버터(111)(112)는 인가된 신호를 반전시겨 고전위 신호와 저전위신호를 낸드게이트(NA11)(NA12)의 일축 입력단자에 인가하며 그로인해 상기 낸드게이트(NA11)는 타측입력단자에 관계없이 고전위신호를 출력하여 버퍼부(6-1∼6-n)의 클리어단자(CE)에 인가하는 한편 상기 낸드게이트(NA12) 타측입력단자에 인가하고 그 낸드게이트(NA12)는 저전위 신호를 출력하여 상기 프로세서부(20)의 데이타와 어드레스를 버퍼링하는 버퍼부(6-12)∼(6-2n)의 클리어단자(CE)에 인가하여 그 버퍼부(6-12)∼(6-2n)를 클리어시켜 상기 프로세서부(10)의 데이타와 어드레스를 데이타버스와 어드레스버스를 통해 인가받아 데이타 관리부(1)에 인가하고 그 데이타 관리부(1)는 데이타를 관리하여 다른 프로세서로 전송 교환한다.At this time, the controllers 4-1 to 4-n apply low and high potential signals to the inverters 111 and 112 of the interface protection unit 7 as shown in FIG. 111 and 112 invert the applied signal to apply the high potential signal and the low potential signal to the uniaxial input terminal of the NAND gate NA11 (NA12), whereby the NAND gate NA11 is related to the other input terminal. Outputs a high potential signal and applies it to the clear terminal CE of the buffer units 6-1 to 6-n, and to the other input terminal of the NAND gate NA12, and the NAND gate NA12 is a low potential signal. Is applied to the clear terminal CE of the buffer units 6-12 to 6-2n to buffer the data and addresses of the processor unit 20, and the buffer units 6-12 to 6-. 2n) is cleared, the data and address of the processor unit 10 are received through the data bus and the address bus and applied to the data management unit 1. The data management unit 1 manages data and transfers it to another processor.

한편, 상기 프로세서부(20)의 데이타와 어드레스를 선택할 경우 데이타 보호부(7)는 저전위와 고전위 신호를 버퍼부(6-11)∼(6-1n), (6-21)∼(6-2n)에 각기 인하하여 클리어 및 인에이블시켜 데이타버스를 통한 데이타와 어드레스버스를 통한 어드레스를 상기 데이타관리부(1)에 인가하여 상기와 동일하게 서로 다른 프로세서로 전송하고 상기 서로 다른 프로세서부(10)(20)가 스프트웨어 잘못으로 동시에 엑세스될 경우 상기 인터페이스 보호부(7)의 낸드게이트(NA11)(NA12)는 서로 상반된 신호를 출력하므로 상기 버퍼부(6-1∼6-n) 모두 인에이블되지 않기 때문에 인텁페이스부를 보호한다.On the other hand, when the data and the address of the processor unit 20 are selected, the data protection unit 7 outputs the low potential and high potential signals to the buffer units 6-11 to (6-1n), and (6-21) to (6 2n) to clear and enable the data, and the address through the data bus and the address through the address bus to the data management unit 1 to transmit them to the different processors in the same manner as described above. NAND gate NA11 (NA12) of the interface protection unit 7 outputs signals that are opposite to each other when the (20) is accessed at the same time due to a software error, so that the buffer units 6-1 to 6-n are not all enabled. Protects the intub face part.

이상에서 상세히 설명한 바와같이 본 고안 프로세서간의 인터페이스장치는 서로 다른 프로세서를 독립적으로 엑세스하기 위해 개별적인 제어부와 데이타 관리부로 데이타를 선택 관리하여 데이타 교환시 효율 증대와 시간단축으로 멀티 프로세서를 사용하는 시스템의 성능을 향상하는 효과가 있다.As described in detail above, the interface device between the processors of the present invention selects and manages data with individual controllers and data managers to independently access different processors, thereby increasing the efficiency of data exchange and reducing the time. Has the effect of improving.

Claims

Encoder 5, 5 'which receives and decodes a control signal from processor unit 10, 20, an output signal of the encoder 5, 5', and data of processor unit 10, 20; Control unit (4-1) to (4-n) for controlling selection by receiving an address and an address, and a data management unit for managing and transmitting data and address according to selection of the control unit (4-1) to (4-n). An interface device between processors composed of (1).

The interface protection unit (7) according to claim 1, wherein the control units (4-1) to (4-n) receive the output signals of the encoders (5) and (5 ') to drive and protect the interface unit. An interface device between processors comprising buffer parts (6-1 to 6-n) for buffering data of said processor part (10) by an output signal of said interface protecting part (7).