KR970003844B1 - 비휘발성 반도체 메모리장치 및 그 제조방법 - Google Patents
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Abstract
요약없음
Description
제1도는 종래의 FLOTOX EEPROM의 수직구조도.
제2도는 종래의 FLOTX EFPROM의 단위셀을 나타낸 평면도.
제3도는 본 발명의 EEPROM의 수직구조도.
제4도는 본 발명에 따른 플래쉬형 EEPROM의 단위셀을 나타낸 평면도.
제5도는 본 발명에 따른 NAND형 EEPROM의 단위셀을 나타낸 평면도.
제6도 내지 제9도는 본 발명에 의한 EEPROM의 제조방법을 나타낸 공정순서도.
본 발명은 비휘발성 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 칩 밀도가 높고 수평동작을 하는 EEPROM(Electrically erasable & programmable read only memory) 및 이의 제조방법에 관한 것이다.
일반적으로 부유게이트(Floating gate)형의 비휘발성 반도체 메모리는 제어게이트(Control gate)전극의 아래층에 전기적으로 절연되는 부유게이트전극을 구비하고, 이 부유게이트전극에 전하를 유기시켜 유기된 전하를 기억정보로서 보존하도록 된 것이다. 이러한 부유게이트형 비휘발성 반도체 메모리에서는 정보를 기입한다던지 소거할때, 부유게이트전극 아래의 박막의 게이트산화막에 고전계를 인가시켜 게이트산화막을 통하여 부유게이트전극에 전하를 주입하거나 부유게이트전극으로 전하를 방출하거나 한다.
부유게이트형 비휘발성 반도체 메모리로서, 문헌 "Silicon Processing for the VLSI Fra, Vol. 2,pp.629,635"에 상세히 설명되어 있는 종래의 FLOTX(Floating-gate tunneling oxide) EEPROM셀의 단면구조및 단위셀의 평면도를 제1도 및 제2도에 도시하였다.
제1도에 도시된 바와같이 FLOTOX 트랜지스터는 2개의 폴리실리콘게이트(P1,P2)를 갖춘 MOS트랜지스터로 구성된다. 층간절연층을 개재하여 형성된 상기 2개의 폴리실리콘 게이트중 하층의 폴리실리콘층(P1)은 부유게이트이고 상층의 폴리실리콘층(P2)은 제어게이트이다. 상기 폴리실리콘 게이트 하부에는 8㎚~12㎚정도의 두께의 얇은 터널산화막(2)이 드레인영역(4)에 인접하여 형성되며, 50㎚정도의 두께의 게이트산화막(3)이 상기 터널산화막(2)과 연결되어 형성되어 있다.
상기 종래의 PLOTOX EEPROM단위셀의 평면도를 나타낸 제2도에서 참조부호 AT로 나타낸 부분은 액티브영역이고, 참조부호 WL로 나타낸 부분은 워드라인이고, 참조부호 BL로 나타낸 부분은 비트라인 참조부호 CG로 나타낸 부분은 제어게이트, 참조부호 AT로 나타낸 부분은 터널영역, 참조부호 S로 나타낸 부분은 소오스, 참조부호 P로 나타낸 부분은 부유게이트를 형성하는 제1도전층에서 식각된 부분을 각각 나타낸다.
상술한 종래의 FLOTOX EEPROM 셀의 동작을 살펴보면, 먼저, 셀의 프로그램은 제어게이트(P2)에 고전압을 인가하고 드레인(4)을 접지시키면 커플링비(Coupling Ratio)에 따른 일정전압이 부유게이트(P1)에 인가되고, 이에 따라 얇은 터널산화막(2)에 전계가 집중되어 터널아래의 N+접합영역(5)으로부터 전하가 주입됨으로써 이루어진다.
셀의 소거시에는 제어게이트(P2)를 접지시키고 드레인(4)에 고전압을 인가함으로써 커플링비에 따른 일정전압이 부유게이트(P1)에 인가되면 드레인(4)과 부유게이트(P1)의 전압차에 의해 터널산화막(2)에 높은 전계가 형성되고 이를 통해 부유게이트로부터 전하가 N+접합영역(5)으로 빠져나온다.
한편, 데이타의 독출(Read)시에는 드레인에 낮은 전압을 인가하고 소오스를 접지하며, 제어게이트에는 적절한 전압을 인가하여 이에 따라 흐르는 드레인전류를 감시하여 메모리셀의 정보를 읽는다.
상기한 종래의 EEPROM에서는 부유게이트 아래에 형성된 터널영역의 면적과 터널산화막(2)의 두께에 따라 동작속도 및 전하 보존특성이 제한되며, 부유게이트와 제어게이트의 적층구조로 형성되어 토포그래피(Topography)의 심화로 인해 메모리셀의 축소가 어렵다. 또한, 소오스 및 드레인영역인 n+접합영역의 끝부분에서 터널링전류(band to band tunneling current)가 부수적으로 발생하는 문제가 있다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 칩밀도가 증가되고, 동작속도가 향상되며 전하보존특성이 개선된 비휘발성 반도체 메모리장치 및 이의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명의 비휘발성 반도체 메모리장치는 제1도전형의 반도체기판과, 상기 반도체기판상의 소정부분에 형성된 제1게이트절연막, 상기 제1게이트절연막위에 형성된 제1게이트, 상기 제1게이트의 양측면 및 상부면을 감싸고 있는 제2게이트절연막, 상기 제1게이트의 양측면에 정렬되어 상기 반도체기판에 서로 이격되어 형성된 제2도전형의 고농도 소오스 및 드레인, 상기 제1게이트의 양측면을 감싸고 있는 상기 제2게이트절연막과 상기 고농도 소오스 및 드레인에 접하여 형성된 제1도전층, 상기 제1도전층상에 연결되어 형성된 제2도전층, 상기 제1게이트 상부면의 제2게이트절연막위에 형성된 제2게이트, 및 상기 제2도전층과 제2게이트 사이에 형성된 절연평탄화층을 구비한 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위해 본 발명의 비휘발성 반도체 메모리장치의 제조방법은 제1도전형의 반도체기판상에 제1게이트절연막을 형성하는 공정과, 상기 제1게이트절연막상에 제1게이트를 형성하는 공정, 상기 제1게이트를 마스크로 하여 상기 반도체기판에 제2도전형의 불순물을 주입하여 고농도 소오스 및 드레인을 형성하는 공정, 상기 반도체기판 전면에 제2게이트절연막을 형성하고 상기 고농도소오스 및 드레인과 접하는 부분에 개구부를 형성하는 공정, 상기 결과물상에 제1도전층을 형성하고 이를 평탄화하는 공정, 상기 절연층에 상기 제1게이트상의 제1게이트절연막 및 상기 제1도전층의 소정부분이 노출되도록 개구부를 형성하는 공정, 및 상기 개구부에 제2게이트 및 제2도전층을 형성하는 공정으로 이루어진 것을 특징으로 한다.
본 발명의 비휘발성 반도체메모리장치는 부유게이트의 좌, 우 측면이 도전층으로 채워진 평면구조로 되어 있으며, 상기 부유게이트와 도전층사이에 형성된 절연막을 통하여 캐리어를 이동시켜 프로그램 및 소거동작을 행하는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 더욱 상세히 설명한다.
제3도에 본 발명에 의한 EEPROM의 단면구조를 나타내었다.
제3도에 도시된 바와같이 본 발명의 EEPROM은 제1도전형의 반도체기판(21)상의 소정부분에 제1게이트절연막(22)이 형성되고, 이 제1게이트절연막(22)위에 제1게이트, 즉, 부유게이트(23)가 형성되어 있다. 상기 부유게이트(23)와 부유게이트사이의 반도체기판에는 제3도전형의 고농도 소오스 및 드레인영역(26)이 형성되어 있다. 상기 부유게이트(23)의 양측면 및 상부면에는 제2게이트절연막(24)이 형성되고, 부유게이트(23)의 양측면 및 상부면에는 제2게이트절연막(24)이 형성되고, 부유게이트(23)의 좌,우 측면에는 제1도전층(25), 예컨대 폴리실리콘이 채워진 평면구조로 되어 있다. 상기 제1도전층은 상기 제1게이트절연막(22)에 형성된 개구부를 통해 상기 고농도 소오스 및 드레인영역(26)과 접하여 형성되어 있다. 상기 부유게이트(23)상부면에 형성된 제2게이트절연막(24)위에는 제2게이트, 즉, 제어게이트(28)가 형성되고, 상기 제1도전층(25)상에는 제2도전층(29)이 형성되어 있으며, 제어게이트(28)와 제2도전층(29)사이에는 절연평탄화층(27)이 형성되어 있다.
본 발명의 EEPROM은 상술한 바와같이 부유게이트(23)의 좌,우 측면에 절연층(24)을 개재하여 도전층(25)이 채워진 평면구조로 되어 있다. 상기한 구조의 본 발명의 EEPROM에서는 부유게이트와 도전층사이의 절연층을 통하여 캐리어가 이동함으로써 프로그램 및 소거동작을 행해진다. 즉, 캐리어가 수평이동을 행하게 된다. 또한, 상기 부유게이트와 부유게이트사이에 채워진 도전층의 하면에 형성되는 고농도 소오스 및 드레인영역(26)사이에는 흐르는 전류를 감시함으로써 메모리셀의 정보를 읽어 낸다.
제4도 및 제5도는 본 발명을 적용한 플레쉬형(Flash type)EEPROM의 단위셀 및 NAND형 EEPROM단위셀을 각각 나타낸 것이다. 제4도에서 참조부호 AC는 액티브영역을 나타내고, FD는 필드영역을 나타낸다. 참조부호 P1으로 나타낸부분을 부유게이트이고, P2로 나타낸 부분은 소오스 및 드레인영역이다. 참조부호 MT는 도전층을 나타낸것으로, 도면에서 상,하부의 도전층은 상기 소오스 및 드레인영역상에 형성되는 제1도전층이 되며, 중앙부분의 도전층은 상기 부유게이트상에 절연층을 개재하여 형성되는 제어게이트가 된다. 또한, 참조부호 CT는 상기 도전층을 고농도 소오스 및 드레인영역과 부유게이트상의 절연층에 각각 접촉시키기 위한 개구부를 나타낸다.
제5도에서는 참조부호 AC 및 참조부호 FD는 각각 액티브영역과 필드영역을 나타내고, 참조부호 P1은 제1도전층을 나타내며, P2는 제2도전층을 나타낸다. 참조부호 M1 및 M2는 도전층으로서, 도면에서 상부의 M1부분은 제어게이트가 되고, 하부의 M1부분은 워드라인이 되며, M2는 비트라인을 나타낸다. 또한, 참조부호 CT1및 CT2는 상기 도전층을 하지층과 접속시키기 위한 개구부를 나타내는 것이다.
상기 제4도 및 제5도에 도시한 바와같이 본 발명의 EEPROM은 단위셀의 주변공간이 대부분 없어지며 워드라인과 제어게이트 사이의 공간이 채워지고, 소오스 및 드레인부분도 사이의 공간이 도전층으로 채워져 포토그래피가 완전히 개선되므로 칩밀도가 증대된다. 또한 상기부유게이트 및 제1도전층의 두께를 증대시키면 이의 측벽을 모두 터널영역으로 이용할 수 있으므로 두께를 조절함으로써 프로그램 및 소거동작의 속도를 조절할 수 있다. 한편, 고농도 소오스 및 드레인영역부근에서 발생하는 밴드 투 밴드 터널링 전류를 근본적으로 없앨 수 있다.
상기한 본 발명의 EEPROM의 동작을 살펴보면 다음과 같다.
먼저, 제4도에 평면도로 나타낸 플래쉬형 EEPROM의 경우에 프로그램은 제어게이트에 고전압을 인가하고, 부유게이트 좌, 우에 형성된 제1도전층인 드레인을 접지시키고 소오스를 접지시키거나 플로팅시킴으로써 행해진다.
소거동작은 제어게이트를 접지시키고, 소오스에 고전압을 인가하거나 플로팅시키고 드레인에 고전압을 인가함으로써 행해진다.
독출동작은 제어게이트를 가변적인 상태로 두고, 소오스는 접지시키고, 드레인에 고전압을 인가함으로써 행해진다.
다음에 제5도에 평면도로 도시한 NAND형 EEPROM의 경우에 제5도에 참조부호 P1으로 나타낸 부분을 차례로 제어게이트 및 워드라인이라 하고, 제어게이트 좌측을 소오스, 제어게이트와 워드라인사이를 부유게이트, 워드라인 우측을 드레인이라고 할 때 프로그램동작은 제어게이트에 고전압을 인가하고, 소오스는 플로팅시키고 드레인을 접지시키며, 워드라인에는 고전압을 인가하거나 1V를 인가함으로써 행해진다(이때, 워드라인은 콘택개구부에 절연층이 없을때는 1V, 절연층이 남아 있을때는 고전압 동작이 필요한다).
소거동작은 제어게이트를 접지시키고, 소오스는 플로팅시키고 드레인에는 고전압을 인가하며, 워드라인에는 고전압을 인가하거나 1V를 인가함으로써 행해진다(이때, 워드라인은 콘택개구부에 절연층이 없을 때는 1V, 절연층이 남아 있을 때는 고전압동작이 필요한다).
독출동작은 제어게이트는 가변상태로 두고, 소오스는 접지시키고 드레인에는 1V를 인가하며, 워드라인에는 고전압을 인가하거나 1V를 인가함으로써 행해진다(이때, 워드라인은 콘택개구부에 절연층이 없을때는 1V, 절연층이 남아 있을 때는 고전압동작이 필요하다).
다음에 본 발명의 비휘발성 반도체 메모리장치의 제조방법을 설명한다.
제6도 내지 제9도에 본 발명의 EEPROM셀의 제조방법을 공정순서에 따라 도시하였다.
먼저, 제6도에 도시한 바와 같이 제1도전형의 반도체기판(21)상에 제1게이트 절연막(22)으로서, 예컨대 산화막 또는 산화막과 질화막의 복합막으로 된 절연막을 형성한 후, 상기 제1게이트절연막(22)상에 도전물질로서, 예컨대 불순물이 도핑된 폴리실리콘층을 형성한 다음 이를 제1게이트 전극(23), 즉, 부유게이트전극패턴으로 패터닝한다.
이어서 제7도에 도시한 바와 같이 상기 결과를 전면에 소오스 및 드레인 접합영역 형성을 위해 제2도전형의 불순물을 고농도로 이온주입하고, 상기 부유게이트(23) 전면을 덮도록 제2게이트절연막(24)을 형성한다. 이때, 상기 이온주입공정과 제2게이트절연막 형성공정은 순서를 바꾸어 행하여도 무관하다. 또한, 상기 제2게이트절연막(24)의 형성시 부유게이트(23) 양측면의 절연막과 부유게이트(23)상부면의 절연막을 각각 다른 공정에 의해 형성할 수도 있다.
다음에 제8도에 도시한 바와같이 상기 이온주입에 위해 반도체기판에 형성된 소오스 및 드레인접합영역(26)과 후속공정에서 형성될 제1도전층을 연결시키기 위한 콘택개구부를 상기 제1게이트절연막(22)및 제2게이트 절연막(24)에 형성한다. 어어서 상기 결과물 전면에 도전물질로서, 예컨대 불순물이 도핑된 폴리실리콘을 증착하고 이를 에치백공정에 의해 평탄화하여 상기 형성된 부유게이트(23)의 양측면부에 제1도전층(25)을 형성한다.
이어서 제9도에 도시한 바와같이 상기 결과물상에 층간 절연막(27)을 형성한 후, 상기 제1도전층(25)및 상기 부유게이트(23)상의 제2게이트절연막(24)상부의 소정부분이 노출되도록 상기 층간 절연막(27)에 콘택개구부를 형성한 후, 상기 결과물 전면에 도전물질로서, 예컨대 금속을 증착하고 이를 소정패턴으로 식각함으로써 상기 소오스 및 드레인영역(26)과 연결된 제1도전층(25)과 접속되는 제2도전층(29) 및 상기 부유게이트(23)상에 제2게이트절연막(24)을 개재하여 형성되는 제어게이트(28)를 완성한다.
한편, EEPROM셀어레이의 형성은 먼저, 플래쉬형 EEPROM의 경우, 상기 제8도의 제1도전층의 에치백공정을 행한 후, 어레이 대 어레이 한정(Define)을 위해 상기 제1도전층(25)을 소정패턴으로 식각한다.
NAND형 EEPROM의 경우에는 상기한 플래쉬형 EEPROM셀어레이 형성공정에서와 같이 상기 제1도전층(25)을 패터닝한 후, 상기 제9도에 도시한 바와 같이 제2도전층(28,29)을 형성하고 나서 비트라인(제5도 참조부호 MT2로 나타낸 부분 참조)연결을 위한 금속배선층의 증착 및 식각공정을 행한다. 이때, 상기 제2도전층을 형성한 후, 금속배선층을 형성하기 전에 층간절연층을 형성한다.
상술한 바와 같이 본 발명에 의하면, 메모리셀의 포토그래피가 개선되어 EEPROM의 칩밀도가 증대됨에 따라 고집적화가 가능하게 되며, 프로그램 및 소거시에 캐리어가 수평으로 이동하는 구조로 되어 있으므로 부유게이트 및 부유게이트 양측에 형성되는 도전층의 두께를 조절함으로써 프로그램 및 소거동작의 속도를 조정할 수 있으므로 동작속도를 증대시킬 수 있으며, 또한, 전하보존특성이 개선되며 기판에 형성된 고농도 불순물접합영역 부근에서 발생하는 터널링전류를 근본적으로 없앨 수 있다.
Claims (3)
- 반도체기판; 상기 반도체 기판의 소정부분에 형성된 제1게이트 절연막; 상기 제1게이트 절연막 상에 형성된 부유게이트; 상기 부유게이트의 측벽 및 상부면에 형성된 제2게이트 절연막; 상기 부유게이트 양측의 반도체 기판에 형성된 소오스/드레인; 상기 소오스/드레인 상에서, 상기 부유게이트의 측벽에 형성되어 있는 제2게이트 절연막과 접하고, 그 상부면이 상기 제2게이트 절연막과 동일 레벨에 위치하도록 형성된 소오스/드레인용 도전층; 상기 소오스/드레인용 도전층 상에 형성된 소오스/드레인 배선층; 및 상기 제2게이트 절연막 상에 형성되며, 상기 소오스/ 드레인 배선층과는 전기적으로 전열되도록 이격되어 있는 제어 게이트를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리장치.
- 제1항에 있어서, 상기 부유게이트 측벽에 형성되어 있는 제2게이트절연막은 터널 영역인 것을 특징으로 하는 비휘발성 반도체 메모리장치.
- 반도체 기판상에 제1게이트 절연막을 형성하는 제1공정; 상기 제1게이트 절연막의 소정영역상에 부유게이트를 형성하는 제2공정; 상기 부유게이트 양측의 반도체 기판에 소오스/드레인과 상기 부유게이트 측벽 및 상부면에 제2게이트 절연막을 형성하는 제3공정; 상기 소오스/드레인 상에 형성되어 있는 제1게이트 절연막을 부분적으로 제거함으로써 개구부를 형성하는 제4공정; 상기 제4공정까지 진행하여 형성한 결과물 상에 도전물질을 증착한 후, 상기 제2게이트 절연막이 노출될 때까지 상기 도전물질을 식각함으로써 상기 개구부를 통해 상기 소오스/드레인과 접하는 소오스/드레인용 도전층을 형성하는 제5공정; 상기 제5공정까지 진행하여 형성한 결과물 상에 그 표면이 평탄한 절연층을 형성하는 제6공정; 상기 소오스/드레인용 도전층 및 제2게이트 절연층 상부에 형성되어 있는 상기 절연층을 부분적으로 제거함으로써 상기 소오스/드레인용 도전층 및 상기 제2게이트 절연층을 부분적으로 노출시키는 제7공정; 및 금속물질 증착과 이를 사진식각하는 공정을 행하여 상기 소오스/드레인용 도전층과 접속하는 소오스/드레인 배선층 및 상기 제2게이트 절연막 상에 형성되는 제어 게이트를 형성하는 제8공정을 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리장치의 제조방법.
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| KR1019930017550A KR970003844B1 (ko) | 1993-08-31 | 1993-08-31 | 비휘발성 반도체 메모리장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950007136A KR950007136A (ko) | 1995-03-21 |
| KR970003844B1 true KR970003844B1 (ko) | 1997-03-22 |
Family
ID=19362759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930017550A KR970003844B1 (ko) | 1993-08-31 | 1993-08-31 | 비휘발성 반도체 메모리장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970003844B1 (ko) |
-
1993
- 1993-08-31 KR KR1019930017550A patent/KR970003844B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950007136A (ko) | 1995-03-21 |
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