Claims (13)
제1,2입력과, 제1,2출력과, 제2소오스 전압에 제1소오스 전압을 각각 연결하는 제1,2회로 도통로와, 제1,2기준 노드와 제3,4회로 도통로를 갖는 상기 기준 전압회로를 구비하는 기준 전압회로를 포함하며, 제1,2트랜지스터를 구비하는 제1회로 도통로와, 상기 제1입력과 출력사이에 연결된 소오스-드레인 도통로와 상기 제1기준 노드에 연결된 제어전극을 갖는 제1트랜지스터와, 상기 제1입력과 제1소오스 전압 사이에 연결된 소오스-드레인 도통로와 네가티브 피드백을 제공하도록 상기 제1출력에 연결된 제어전극을 갖는 상기 제2트랜지스터와, 상기 제1출력과 상기 제2소오스 전압 사이에 연결된 소오스-드레인 도통로와 상기 제1기준 노드에 연결된 제어전극을 갖는 상기 제3트랜지스터를 구비하는 기준 전압회로와, 상기 제2입력과 상기 제2출력 사이에 연결된 소오스-드레인 도통로와 상기 제2기준 노드에 연결된 제어전극을 갖는 제4트랜지스터와, 상기 제2입력과 상기 제1소오스 전압 사이에 연결된 소오스-드레인 도통로와 네가티브 피드백을 제공하기 위해 상기 제2출력에 연결된 제어 전극을 갖는 제5트랜지스터와, 상기 제2출력과 상기 제2소오스 전압 사이에 연결된 소오스-드레인 도통로와 상기 제2기준 노드에 연결된 제어전극을 갖는 제6트랜지스터를 구비하는 제2회로와, 상기 제1입력과 상기 제2기준 노드 사이에 연결되는 제1임피던스와, 상기 제2기준 노드와 상기 제2소오스 전압 사이에 연결된 소오스-드레인 도통로를 갖는 동시에 포지티브 피드백을 제공하도록 상기 제1기준 노드에 연결된 제어 전극을 갖는 제7트랜지스터를 가지며 상기 제1입력과 상기 제2소오스 전압 사이에 연결된 상기 기준회로의 제3회로 도통로와, 상기 제2입력과 상기 제1기준 노드 사이에 연결되는 제2임피던스와, 상기 제1기준 노드와상기 제2소오스 전압 사잉에 연결된 소오스-드레인 도통로를 갖는 동시에 포지티브 피드백을 제공하도록 상기제2기준 노드에 연결된 제어전극을 갖는 제8트랜지스터를 가지며 상기 제2입력과 상기 제2소오스 전압 사이에연결된 상기 기준회로의 제4회로를 포함하는 것을 특징으로 하는 반도체 회로용 증폭기.First and second circuit conduction paths connecting the first and second inputs, the first and second outputs, and the second source voltage to the first source voltage, respectively, and the first and second reference nodes and the third and fourth circuit conduction paths. A reference voltage circuit having the reference voltage circuit having a first voltage conduction path, the first circuit conduction path including first and second transistors, and a source-drain conduction path connected between the first input and the output; A first transistor having a control electrode coupled to the node, a second transistor having a source electrode connected to the first output to provide negative feedback and a source-drain conduction path connected between the first input and the first source voltage; A reference voltage circuit having a third transistor having a source-drain conductive path connected between the first output and the second source voltage and a control electrode connected to the first reference node, the second input and the second input voltage; Connect between 2 outputs A fourth transistor having a connected source-drain conduction path and a control electrode connected to the second reference node, and a source-drain conduction path connected between the second input and the first source voltage and providing the negative feedback. A fifth transistor having a control electrode connected to two outputs, a sixth transistor having a source-drain conduction path connected between the second output and the second source voltage and a control electrode connected to the second reference node; To provide positive feedback while having two circuits, a first impedance coupled between the first input and the second reference node, and a source-drain conduction path coupled between the second reference node and the second source voltage. The reference having a seventh transistor having a control electrode connected to the first reference node and coupled between the first input and the second source voltage A positive circuit having a third circuit conduction path to the furnace, a second impedance connected between the second input and the first reference node, and a source-drain conduction path connected to the first reference node and the second source voltage death; And a fourth circuit of the reference circuit having an eighth transistor having a control electrode connected to the second reference node to provide feedback and coupled between the second input and the second source voltage. amplifier.
제1항에 있어서, 상기 제1입력과 상기 제2기준 노드 사이에 연결된 소오스-드레인 도통로와 상기 제2기준 노드에 연결된 제어전극을 가지는 제9트랜지스터와, 상기 제2입력과 제1기준 노드 사이에 연결된 소오스-드레인 도통로와 상기 제1기준 노드에 연결된 제어전극을 가지는 제1트랜지스터를 구비하는 것을 특징으로 하는 반도체 회로용 증폭기.The semiconductor device of claim 1, further comprising: a ninth transistor having a source-drain conductive path connected between the first input and the second reference node and a control electrode connected to the second reference node, and the second input and the first reference node. And a first transistor having a source-drain conduction path connected therebetween and a control electrode connected to the first reference node.
제2항에 있어서, 제1,2,4,5,9 및 10 트랜지스터는 P채널 트랜지스터이며, 상기 제3,6,7 및 8트랜지스터는 n채널 트랜지스터인 것을 특징으로 하는 반도체 회로용 증폭기.3. The amplifier of claim 2 wherein the first, second, fourth, fifth, nine and ten transistors are p-channel transistors, and the third, six, seven and eight transistors are n-channel transistors.
제3항에 있어서, 상기 제1,4,9 및 10트랜지스터는 포화상태에서 동작하며 그들의 소오스와 드레인 사이의 전압 변화에 둔감한 크기인 것을 특징으로 하는 반도체 회로용 증폭기.4. The amplifier of claim 3 wherein the first, fourth, nineth and tenth transistors operate in saturation and are insensitive to voltage changes between their source and drain.
제3항에 있어서, 상기 제3,6,7 및 8트랜지스터는 그들의 드레인과 소오스 사이의 전류 및 전압의 작은 변화에 민감한 크기인 것을 특징으로 하는 반도체 회로용 증폭기.4. The amplifier of claim 3 wherein the third, six, seven and eight transistors are size sensitive to small changes in current and voltage between their drain and source.
제2항에 있어서, 상기 제1,2,4,5,9 및 10트랜지스터는 n채널이고, 상기 3,6,7 및 8트랜지스터는 P채널인 것을 특징으로 하는 반도체 회로용 증폭기.The amplifier of claim 2, wherein the first, second, fourth, fifth, nine and ten transistors are n-channel, and the third, six, seven and eight transistors are p-channel.
제6항에 있어서, 상기 제1,4,9 및 10트랜지스터는 그들이 포화상태에서 동작하고, 그들의 드레인과 소오스는 사이의 전압 변화에 둔감한 크기인 것을 특징으로 하는 반도체 회로용 증폭기.7. The amplifier of claim 6 wherein the first, fourth, nine and ten transistors operate in saturation and their drain and source are insensitive to voltage variations between them.
제6항에 있어서, 상기 제3,6,7 및 8트랜지스터는 그들의 드레인과 소오스 사이의 전류 및 전압의 작은 변화에 민감하도록 한 크기인 것을 특징으로 하는 반도체 회로용 증폭기.7. The amplifier of claim 6 wherein the third, six, seven and eight transistors are sized to be sensitive to small changes in current and voltage between their drain and source.
제1항에 있어서, 상기 제1,2입력은 한쌍의 비트라인에 연결되는 것을 특징으로 하는 반도체 회로용 증폭기.2. The amplifier of claim 1 wherein the first and second inputs are connected to a pair of bit lines.
제1항에 있어서, 상기 제1,2입력은 한쌍의 데이터 라인에 연결되는 것을 특징으로 하는 반도체 회로용 증폭기.2. The amplifier of claim 1 wherein the first and second inputs are connected to a pair of data lines.
메모리 셀의 상태를 감지하는 방법에 있어서, 상기 메모리 셀의 상태에 관계된 임피던스에 의거하여 증폭기의 두개의 입력에서 차동 전류를 발생하는 단계와, 상기 차동전류의 쌍에 따라 상기 증폭기에서 전압 전도를 발생하는 단계와, 상기 두개의 입력에서 발생된 상기 차동 전류에 반응하는 포지티브 피드백에 의해 상기 증폭기에서 상기 전압 전도를 가속시키는 단계와, 네가티브 피드백으로 상기 입력에서 전압을 조절하는단계와, 상기 차동 전류의 쌍에 의거한 상기 증폭기의 두개의 출력에서 차동 전압을 발생하는 단계를 포함하는것을 특징으로 하는 메모리 셀의 상태 감지방법.A method of sensing a state of a memory cell, the method comprising: generating a differential current at two inputs of an amplifier based on an impedance related to the state of the memory cell, and generating voltage conduction at the amplifier according to the pair of differential currents Accelerating the voltage conduction at the amplifier by positive feedback in response to the differential current generated at the two inputs, adjusting the voltage at the input with negative feedback, and Generating a differential voltage at the two outputs of the amplifier based on a pair.
제11항에 있어서, 상기 두개의 입력은 한쌍의 비트라인에 연결되는 것을 특징으로 하는 메모리 셀의 상태 감지방법.12. The method of claim 11, wherein the two inputs are connected to a pair of bit lines.
제12항에 있어서, 상기 두개의 입력은 한쌍의 데이터 라인에 연결되는 것을 특징으로 하는 메모리 셀의 상태 감지방법.13. The method of claim 12, wherein the two inputs are connected to a pair of data lines.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.