KR101224686B1 - High speed sense amplifier using positive feedback and Method of operating the high speed sense amplifier - Google Patents

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박용식
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반도체 메모리 장치의 감지 증폭기는 선택된 메모리 셀에 연결된 제1 비트라인과 결합된 제1 출력 노드 전압과 상기 선택된 메모리 셀에 연결되지 않은 제2 비트라인과 결합된 제2 출력 노드 전압간의 전압차를 센싱하여 증폭하는 감지 증폭기 회로와, 상기 감지 증폭기 회로의 제1 출력 노드에 결합하여 감지 증폭기 인에이블 신호가 활성화된 상태에서 상기 제1 출력 노드 전압이 제1 논리 레벨을 가지고 상기 제2 출력 노드 전압이 제2 논리 레벨을 가지는 경우 상기 제1 출력 노드에 제1 전류 싱크 경로를 제공하여 상기 제1 출력 노드의 전압을 떨어뜨리도록 전류 싱크 동작하는 제1 포지티브 피드백 전류 싱크 회로와, 상기 감지 증폭기 회로의 상기 제2 출력 노드에 결합하여, 상기 제1 포지티브 피드백 전류 싱크 회로의 상기 전류 싱크 동작에 의해 상기 제1 출력 노드의 전압이 떨어지는 경우 상기 제2 출력 노드에 대해 전류 싱크 동작을 수행하지 않는 제2 포지티브 피드백 전류 싱크 회로를 포함한다. 감지 증폭 회로의 출력 노드의 전위를 더욱 빠르게 낮추어 결과적으로 감지 증폭 회로의 응답속도를 향상시킬 수 있다. The sense amplifier of the semiconductor memory device senses a voltage difference between a first output node voltage coupled with a first bit line connected to a selected memory cell and a second output node voltage coupled with a second bit line not connected to the selected memory cell. And a first output node voltage having a first logic level and coupled to a first output node of the sense amplifier circuit, the first output node voltage having a first logic level, A first positive feedback current sink circuit operable to provide a first current sink path to the first output node to drop the voltage of the first output node when having a second logic level, and the sense amplifier circuit. Coupled to the second output node, by the current sink operation of the first positive feedback current sink circuit; When the voltage of the first output node falls to a second positive-feedback current sink circuitry do not execute the current sync operation on the second output node. The potential at the output node of the sense amplification circuit can be lowered more quickly, resulting in an improved response speed of the sense amplification circuit.

Figure R1020100135201
Figure R1020100135201

Description

포지티브 피드백을 이용한 고속 감지 증폭기 및 고속 감지 증폭기의 동작 방법{High speed sense amplifier using positive feedback and Method of operating the high speed sense amplifier}High speed sense amplifier using positive feedback and method of operating the high speed sense amplifier

본 발명은 감지 증폭기에 관한 것으로서, 보다 상세하게는 반도체 메모리의 고속 동작을 위해 감지 증폭기의 응답 속도를 개선하기 위한 감지 증폭기에 관한 것이다.The present invention relates to a sense amplifier, and more particularly, to a sense amplifier for improving the response speed of the sense amplifier for the high speed operation of the semiconductor memory.

메모리 시스템의 주변회로(Peripheral circuit) 중 감지 증폭기(Sense Amplifier)는 메모리 동작에 중요한 영향을 미치는 요소이다. Among the peripheral circuits of the memory system, a sense amplifier is an important factor in memory operation.

감지 증폭기는 주로 해당 메모리 셀의 특성에 따라 설계 된다. 감지 증폭기의 세부적인 센싱 방법은 각 메모리 특성에 따라 달라지지만 결국 감지 증폭기 설계는 저전압, 저전력, 고감도 및 고속 동작이 주된 이슈이다. Sense amplifiers are designed primarily based on the characteristics of the corresponding memory cell. The details of how the sense amplifier senses vary depending on the memory characteristics, but ultimately, low voltage, low power, high sensitivity and high speed operation are the main issues in the sense amplifier design.

감지 증폭기의 동작 속도는 메모리 셀의 특성에 따라 달라질 수 있는데 현재 가장 빠른 속도를 갖는 메모리는 에스램(SRAM)으로 읽기 속도가 약 2ns에 이른다. 다음으로 일반적인 컴퓨터 시스템에 가장 많이 사용되고 있는 디램(DRAM)은 약 10ns이며, 휴대용 장치(Portable Device)에 주로 사용되는 비휘발성 메모리인 NAND 플래시 메모리(Flash Memory)는 약 100us정도이다. The operating speed of the sense amplifier can vary depending on the characteristics of the memory cell. Currently, the fastest memory is SRAM, which has a read speed of about 2 ns. Next, the most used DRAM in general computer systems is about 10ns, and the NAND flash memory, which is a nonvolatile memory mainly used for portable devices, is about 100us.

이러한 메모리의 동작 속도는 소자 특성에 따른 한계로 중앙처리장치(CPU; Central Process Unit) 처리 속도의 발전에 비해 느리기 때문에 컴퓨팅 시스템에 병목 현상을 가져와 전체 시스템의 속도에 큰 영향을 미치고 있다. The operation speed of such a memory is slower than the development of the central processing unit (CPU) due to the limitation of device characteristics, which causes bottlenecks in the computing system and greatly affects the speed of the entire system.

이와 같은 병목현상을 해결하기 위해 일반적인 개인용 컴퓨터(PC)에서 중앙처리장치와 DRAM사이에 캐쉬(Cashe) 메모리로 SRAM을 추가해 중앙처리장치와 DRAM의 속도차이를 해결하고 있으나, SRAM은 집적도에 대해 불리한 단점을 갖고 있다. In order to solve this bottleneck, SRAM is added as a cache memory between the central processing unit and the DRAM in a general personal computer (PC) to solve the speed difference between the central processing unit and the DRAM. It has a disadvantage.

위와 같은 이유로 메모리의 집적도, 전력 소모 및 동작 속도를 개선하기 위해 새로운 재료 및 공정상에서 많은 연구가 진행되고 있으나, 많은 비용과 기술개발의 한계로 인해 어려움을 겪고 있는 실정이다. Due to the above reasons, a lot of research is being conducted on new materials and processes to improve memory density, power consumption, and operation speed. However, due to many costs and limitations of technology development, it is difficult.

그러나, 메모리의 동작속도는 소자 특성뿐만 아니라 주변회로의 성능도 영향을 준다. 이러한 주변 회로 중 데이터 감지를 위한 감지 증폭기의 센싱 성능은 메모리 동작 특성에 큰 영향을 미친다. However, the operating speed of the memory affects not only the device characteristics but also the performance of peripheral circuits. The sensing performance of the sense amplifier for sensing data among these peripheral circuits has a great influence on the memory operation characteristics.

종래의 메모리 감지 증폭기의 설계 방식은 크게 전압 비교 방식과 전류 비교 방식의 두 가지로 구분될 수 있다. 일반적으로 잘 알려진 메모리들(DRAM, SRAM, FLASH)은 전력 소모와 안정성 면에서 전압 비교 방식을 주로 사용한다. 그러나, 동작 속도 측면에서는 전류 비교 방식이 전압 비교 방식에 비하여 빠른 것으로 알려져 있다. Conventional memory sense amplifiers can be classified into two types, a voltage comparison method and a current comparison method. In general, well-known memories (DRAM, SRAM, FLASH) mainly use the voltage comparison method in terms of power consumption and stability. However, in terms of operating speed, the current comparison method is known to be faster than the voltage comparison method.

일반적으로 비트 라인 감지 증폭기는 비트 라인에 실린 데이터를 센싱 및 증폭하여 데이터 버스에 출력한다. 일반적인 비트 라인 감지 증폭기는 크로스 커플드(cross-coupled) 연결된 래치형 증폭기를 사용한다. Typically, a bit line sense amplifier senses and amplifies the data on a bit line and outputs it to the data bus. Typical bit line sense amplifiers use cross-coupled latched amplifiers.

도 1은 일반적으로 사용되고 있는 래치 비교기 구조의 감지 증폭기 회로도이다. 도 1을 참조하면, 래치(Latch) 비교기는 두 개의 반전기(inverter) INV1(M03, M04) 및 INV 2(M05, M06)의 입력과 출력을 서로 엇갈려 연결한 크로스 커플드(cross-coupled) 연결 구조를 가진다. 도 1에 도시된 바와같이, 한쪽 반전기 INV1이 동작하게 되면 한쪽 반전기 INV1의 출력(N1 노드)이 반대쪽 반전기 INV2의 입력으로 들어가게 되며, 두 개의 반전기 INV1, INV2의 양 단의 출력 신호를 VDD에서 GND로 분리 증폭한다. 1 is a sense amplifier circuit diagram of a latch comparator structure in general use. Referring to FIG. 1, a latch comparator is cross-coupled by crossing inputs and outputs of two inverters INV1 (M03 and M04) and INV 2 (M05 and M06). It has a connection structure. As shown in FIG. 1, when one inverter INV1 is operated, an output (N1 node) of one inverter INV1 enters an input of the opposite inverter INV2, and output signals of both ends of the two inverters INV1 and INV2. Is separated and amplified from VDD to GND.

그러나, 반도체 메모리의 고속 동작을 위해서는 상기와 같은 종래의 래치 비교기를 포함하는 감지 증폭기 회로의 응답 속도를 개선할 필요가 있다. However, for the high speed operation of the semiconductor memory, it is necessary to improve the response speed of the sense amplifier circuit including the conventional latch comparator as described above.

따라서, 본 발명의 목적은 반도체 메모리의 고속 동작을 위하여 감지 증폭기의 응답 속도를 개선하기 위한 반도체 메모리의 감지 증폭기 및 이의 동작 방법을 제공하는 것이다. Accordingly, an object of the present invention is to provide a sense amplifier of a semiconductor memory and a method of operating the same for improving the response speed of the sense amplifier for a high speed operation of the semiconductor memory.

상기한 본 발명의 목적을 달성하기 위한 본 발명의 일측면에 따른 반도체 메모리 장치의 감지 증폭기는 선택된 메모리 셀에 연결된 제1 비트라인과 결합된 제1 출력 노드 전압과 상기 선택된 메모리 셀에 연결되지 않은 제2 비트라인과 결합된 제2 출력 노드 전압간의 전압차를 센싱하여 증폭하는 감지 증폭기 회로와, 상기 감지 증폭기 회로의 제1 출력 노드에 결합하여 감지 증폭기 인에이블 신호가 활성화된 상태에서 상기 제1 출력 노드 전압이 제1 논리 레벨을 가지고 상기 제2 출력 노드 전압이 제2 논리 레벨을 가지는 경우 상기 제1 출력 노드에 제1 전류 싱크 경로를 제공하여 상기 제1 출력 노드의 전압을 떨어뜨리도록 전류 싱크 동작하는 제1 포지티브 피드백 전류 싱크 회로와, 상기 감지 증폭기 회로의 상기 제2 출력 노드에 결합하여, 상기 제1 포지티브 피드백 전류 싱크 회로의 상기 전류 싱크 동작에 의해 상기 제1 출력 노드의 전압이 떨어지는 경우 상기 제2 출력 노드에 대해 전류 싱크 동작을 수행하지 않는 제2 포지티브 피드백 전류 싱크 회로를 포함한다. 상기 제2 포지티브 피드백 전류 싱크 회로는 상기 감지 증폭기 인에이블 신호가 활성화된 상태에서 상기 제1 출력 노드 전압이 상기 제2 논리 레벨을 가지고 상기 제2 출력 노드 전압이 상기 제1 논리 레벨을 가지는 경우 상기 제2 출력 노드에 제2 전류 싱크 경로를 제공하여 상기 제2 출력 노드의 전압을 떨어뜨리도록 전류 싱크 동작을 수행할 수 있다. 상기 제1 포지티브 피드백 전류 싱크 회로는 상기 제1 출력 노드에 응답하여 스위칭되는 제1 스위칭부와, 상기 스위칭부에 결합되어 전류 미러로 동작하는 전류 미러부와, 상기 제1 출력 노드와 결합하여 상기 제1 출력 노드에 상기 제1 전류 싱크 경로를 제공하여 상기 제1 출력 노드의 전압을 떨어뜨리도록 동작하는 전류 싱크부를 포함할 수 있다. 상기 전류 싱크부는 리셋 제어 신호에 응답하여 상기 제2 출력 노드의 전압을 초기화시킬 수 있다. 상기 제1 포지티브 피드백 전류 싱크 회로는 프리차지 제어 신호에 응답하여 온/오프 스위칭되는 제1 스위칭부를 더 포함하되, 상기 제2 스위칭부는 턴온된 경우 상기 제1 포지티브 피드백 전류 싱크 회로의 동작을 중단시킬 수 있다. 상기 제1 포지티브 피드백 전류 싱크 회로는 제1 전원 전압에 소스 단자가 연결되고 상기 감지 증폭기 인에이블 신호에 응답하여 스위칭 동작을 하는 제1 PMOS 트랜지스터와, 상기 제1 전원 전압에 소스 단자가 연결되고 상기 리셋 제어 신호에 응답하여 스위칭 동작을 하는 제2 PMOS 트랜지스터와, 게이트가 상기 제1 출력 노드에 연결되고 드레인은 상기 제1 PMOS 트랜지스터의 드레인에 연결되는 제1 NMOS 트랜지스터와, 드레인이 상기 제1 NMOS 트랜지스터의 소스에 연결되고 소스가 접지에 결합되는 제2 NMOS 트랜지스터와, 게이트가 상기 제1 NMOS 트랜지스터의 소스에 연결되고 소스가 상기 접지에 결합되고 드레인이 상기 제1 전원 전압에 연결되는 제3 NMOS 트랜지스터와, 게이트가 상기 리셋 제어 신호에 결합되고 드레인은 상기 제2 출력 노드에 결합되며 소스는 상기 접지에 결합되는 제5 NMOS 트랜지스터를 포함할 수 있다. 상기 제1 포지티브 피드백 전류 싱크 회로는 게이트가 상기 프리차지 제어 신호에 결합되고 드레인이 상기 제3 NMOS 트랜지스터의 게이트에 연결되고 소스가 상기 접지에 결합되는 제4 NMOS 트랜지스터를 더 포함할 수 있다. 상기 제2 포지티브 피드백 전류 싱크 회로는 상기 제2 출력 노드에 응답하여 스위칭되는 제3 스위칭부와, 상기 제3 스위칭부에 결합되어 전류 미러로 동작하는 전류 미러부와, 상기 제2 출력 노드와 결합하여 상기 제2 출력 노드에 상기 제2 전류 싱크 경로를 제공하여 상기 제2 출력 노드의 전압을 떨어뜨리도록 동작하는 전류 싱크부를 포함할 수 있다. 상기 제2 포지티브 피드백 전류 싱크 회로의 전류 싱크부는 상기 리셋 제어 신호에 응답하여 상기 제1 출력 노드의 전압을 초기화시킬 수 있다. 기 제2 포지티브 피드백 전류 싱크 회로는 상기 프리차지 제어 신호에 응답하여 온/오프 스위칭되는 제4 스위칭부를 더 포함하되, 상기 제4 스위칭부는 턴온된 경우 상기 제2 포지티브 피드백 전류 싱크 회로의 동작을 중단시킬 수 있다. 상기 제2 포지티브 피드백 전류 싱크 회로는 상기 제1 전원 전압에 소스 단자가 연결되고 상기 감지 증폭기 인에이블 신호에 응답하여 스위칭 동작을 하는 제3 PMOS 트랜지스터와, 상기 제1 전원 전압에 소스 단자가 연결되고 상기 리셋 제어 신호에 응답하여 스위칭 동작을 하는 제4 PMOS 트랜지스터와, 게이트가 상기 제2 출력 노드에 연결되고 드레인은 상기 제3 PMOS 트랜지스터의 드레인에 연결되는 제11 NMOS 트랜지스터와, 드레인이 상기 제11 NMOS 트랜지스터의 소스에 연결되고 소스가 접지에 결합되는 제12 NMOS 트랜지스터와, 게이트가 상기 제11 NMOS 트랜지스터의 소스에 연결되고 소스가 상기 접지에 결합되고 드레인이 상기 제1 전원 전압에 연결되는 제13 NMOS 트랜지스터와, 게이트가 상기 리셋 제어 신호에 결합되고 드레인은 상기 제1 출력 노드에 결합되며 소스는 상기 접지에 결합되는 제15 NMOS 트랜지스터를 포함할 수 있다. 상기 제2 포지티브 피드백 전류 싱크 회로는 게이트가 상기 프리차지 제어 신호에 결합되고 드레인이 상기 제13 NMOS 트랜지스터의 게이트에 연결되고 소스가 상기 접지에 결합되는 제14 NMOS 트랜지스터를 더 포함할 수 있다. 상기 감지 증폭기 회로는 래치 타입 감지 증폭기 회로가 될 수 있다. In accordance with an aspect of the present invention, a sense amplifier of a semiconductor memory device may include a first output node voltage coupled to a first bit line coupled to a selected memory cell, and not connected to the selected memory cell. A sense amplifier circuit for sensing and amplifying a voltage difference between a second output node voltage coupled to a second bit line, and a first amplifier in combination with a first output node of the sense amplifier circuit in an activated state; If the output node voltage has a first logic level and the second output node voltage has a second logic level, providing a first current sink path to the first output node to drop the voltage at the first output node. A first positive feedback current sink circuit operating in a sink operation, and coupled to the second output node of the sense amplifier circuit; If by the current sink operation of the capacitive feedback current sink circuit drops the voltage of the first output node and a second positive-feedback current sink circuitry do not execute the current sync operation on the second output node. The second positive feedback current sink circuit may be configured when the first output node voltage has the second logic level and the second output node voltage has the first logic level when the sense amplifier enable signal is activated. A current sink operation may be performed to reduce the voltage of the second output node by providing a second current sink path to the second output node. The first positive feedback current sink circuit may include a first switching unit switched in response to the first output node, a current mirror unit coupled to the switching unit to operate as a current mirror, and combined with the first output node; It may include a current sink to operate to provide a first current sink path to a first output node to drop the voltage of the first output node. The current sinker may initialize the voltage of the second output node in response to a reset control signal. The first positive feedback current sink circuit further includes a first switching unit switched on / off in response to a precharge control signal, wherein the second switching unit stops the operation of the first positive feedback current sink circuit when turned on. Can be. The first positive feedback current sink circuit includes a first PMOS transistor having a source terminal connected to a first power supply voltage and performing a switching operation in response to the sense amplifier enable signal, a source terminal connected to the first power supply voltage, and A second PMOS transistor performing a switching operation in response to a reset control signal, a first NMOS transistor whose gate is connected to the first output node, and whose drain is connected to the drain of the first PMOS transistor, and whose drain is the first NMOS transistor; A second NMOS transistor coupled to the source of the transistor and the source coupled to ground, and a third NMOS gate coupled to the source of the first NMOS transistor, a source coupled to the ground, and a drain coupled to the first power voltage A transistor, a gate is coupled to the reset control signal, and a drain is coupled to the second output node; It may include a first NMOS transistor 5 is coupled to the ground. The first positive feedback current sink circuit may further include a fourth NMOS transistor having a gate coupled to the precharge control signal, a drain coupled to the gate of the third NMOS transistor, and a source coupled to the ground. The second positive feedback current sink circuit includes a third switching unit switched in response to the second output node, a current mirror unit coupled to the third switching unit to operate as a current mirror, and combined with the second output node. And a current sink to operate to provide a second current sink path to the second output node to drop a voltage of the second output node. The current sink of the second positive feedback current sink circuit may initialize the voltage of the first output node in response to the reset control signal. The second positive feedback current sink circuit further includes a fourth switching unit that is turned on / off in response to the precharge control signal, and the fourth switching unit stops the operation of the second positive feedback current sink circuit when turned on. You can. The second positive feedback current sink circuit includes a third PMOS transistor having a source terminal connected to the first power supply voltage and performing a switching operation in response to the sense amplifier enable signal, and a source terminal connected to the first power supply voltage. A fourth PMOS transistor performing a switching operation in response to the reset control signal, an eleventh NMOS transistor having a gate connected to the second output node, and a drain connected to a drain of the third PMOS transistor; A twelfth NMOS transistor coupled to a source of an NMOS transistor and coupled to a ground, a thirteenth gate coupled to a source of the eleventh NMOS transistor, a source coupled to the ground, and a drain coupled to the first power supply voltage; An NMOS transistor, a gate coupled to the reset control signal, and a drain coupled to the first output node. And the source may include a fifteenth NMOS transistor coupled to the ground. The second positive feedback current sink circuit may further include a fourteenth NMOS transistor having a gate coupled to the precharge control signal, a drain coupled to the gate of the thirteenth NMOS transistor, and a source coupled to the ground. The sense amplifier circuit may be a latch type sense amplifier circuit.

또한, 본 발명의 목적을 달성하기 위한 본 발명의 다른 측면에 따른 선택된 메모리 셀에 연결된 제1 비트라인과 결합된 제1 출력 노드 전압과 상기 선택된 메모리 셀에 연결되지 않은 제2 비트라인과 결합된 제2 출력 노드 전압간의 전압차를 센싱하여 증폭하는 감지 증폭기의 동작 방법은, 감지 증폭기 인에이블 신호가 활성화된 상태에서 상기 제1 출력 노드 전압이 제1 논리 레벨을 가지고 상기 제2 출력 노드 전압이 제2 논리 레벨을 가지는 경우 상기 제1 출력 노드에 제1 전류 싱크 경로를 제공하여 상기 제1 출력 노드의 전압을 떨어뜨리도록 전류 싱크 동작을 수행하는 단계를 포함하되, 상기 전류 싱크 동작에 의해 상기 제1 출력 노드의 전압이 떨어지는 경우 상기 제2 출력 노드에 대해 전류 싱크 동작을 수행하지 않는다. 상기 반도체 메모리 장치의 감지 증폭기의 동작 방법은 상기 감지 증폭기 인에이블 신호가 활성화된 상태에서 상기 제1 출력 노드 전압이 상기 제2 논리 레벨을 가지고 상기 제2 출력 노드 전압이 상기 제1 논리 레벨을 가지는 경우 상기 제2 출력 노드에 제2 전류 싱크 경로를 제공하여 상기 제2 출력 노드의 전압을 떨어뜨리도록 전류 싱크 동작을 수행하는 단계를 더 포함할 수 있다. Also, a first output node voltage coupled with a first bit line coupled to a selected memory cell and a second bit line not coupled to the selected memory cell in accordance with another aspect of the present invention for achieving the object of the present invention. A method of operating a sense amplifier that senses and amplifies a voltage difference between a second output node voltage includes: when the sense amplifier enable signal is activated, the first output node voltage has a first logic level and the second output node voltage is increased. Performing a current sink operation to provide a first current sink path to the first output node to drop the voltage of the first output node when having a second logic level, by the current sink operation When the voltage of the first output node drops, the current sink operation is not performed for the second output node. In the method of operating a sense amplifier of the semiconductor memory device, the first output node voltage has the second logic level and the second output node voltage has the first logic level when the sense amplifier enable signal is activated. The method may further include providing a second current sink path to the second output node to perform a current sink operation to drop the voltage of the second output node.

이상에서 설명한 바와 같이 본 발명의 실시예들에 따른 포지티브 피드백 전류 싱크 회로를 이용한 감지 증폭기에 따르면, 상기 포지티브 피드백 전류 싱크 회로는 감지 증폭 회로의 출력 노드의 전위를 더욱 빠르게 낮추어 결과적으로 감지 증폭 회로의 응답속도를 향상시킴으로써 반도체 메모리의 빠른 동작속도를 확보할 수 있다. As described above, according to the sense amplifier using the positive feedback current sink circuit according to the embodiments of the present invention, the positive feedback current sink circuit lowers the potential of the output node of the sense amplifier circuit more quickly, and consequently, By improving the response speed, it is possible to secure a fast operating speed of the semiconductor memory.

또한, 본 발명의 실시예들에 따른 포지티브 피드백 전류 싱크 회로를 이용한 감지 증폭기는 감지 증폭기 회로의 동작 클럭 신호에 동기화되어 동작되어 정적(Static) 전류가 발생하지 않아 피드백으로 인한 낮은 전력을 소비한다. In addition, the sense amplifier using the positive feedback current sink circuit according to the embodiments of the present invention is operated in synchronization with the operating clock signal of the sense amplifier circuit, so that no static current is generated and consumes low power due to feedback.

도 1은 일반적으로 사용되고 있는 래치 비교기 구조의 감지 증폭기 회로도이다.
도 2는 본 발명의 일실시예에 따른 포지티브 피드백 전류 싱크 회로를 이용한 감지 증폭기를 나타낸 개념도이다.
도 3은 본 발명의 일실시예에 따른 포지티브 피드백 전류 싱크 회로를 이용한 감지 증폭기의 회로도의 일례이다.
도 4는 본 발명의 일실시예에 따른 포지티브 피드백 전류 싱크 회로를 이용한 감지 증폭기의 동작 타이밍도이다.
도 5는 본 발명의 일실시예에 따른 포지티브 피드백을 이용한 감지 증폭기의 동작을 시뮬레이션한 결과 그래프이다.
도 6은 본 발명의 다른 실시예에 따른 포지티브 피드백 전류 싱크 회로를 이용한 감지 증폭기의 회로도를 나타낸다. 1 is a sense amplifier circuit diagram of a latch comparator structure in general use.
2 is a conceptual diagram illustrating a sense amplifier using a positive feedback current sink circuit according to an embodiment of the present invention.
3 is an example of a circuit diagram of a sense amplifier using a positive feedback current sink circuit according to an embodiment of the present invention.
4 is an operation timing diagram of a sense amplifier using a positive feedback current sink circuit according to an embodiment of the present invention.
5 is a graph showing a simulation result of an operation of a sense amplifier using positive feedback according to an embodiment of the present invention.
6 is a circuit diagram of a sense amplifier using a positive feedback current sink circuit according to another embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof are shown by way of example in the drawings and will herein be described in detail. It should be understood, however, that the invention is not intended to be limited to the particular embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Like reference numerals are used for like elements in describing each drawing.

어떤 구성요소가 다른 구성요소의 "상부" 있다거나 "하부" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 형성되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. When a component is referred to as being "top" or "bottom" of another component, it should be understood that other components may be present in between, although they may be formed directly on the other component.

제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다. The terms first, second, A, B, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component. And / or < / RTI > includes any combination of a plurality of related listed items or any of a plurality of related listed items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may be present in between. Should be. On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, the same reference numerals will be used for the same means regardless of the reference numerals in order to facilitate the overall understanding.

먼저, 비트라인 감지 증폭기의 전체적인 동작을 설명하면 다음과 같다. First, the overall operation of the bit line sense amplifier will be described.

비트라인(B/L)이 프리차지 전압-예를 들어, 내부 전원 전압 VDD의 1/2-으로 프리차지(precharge)되고, 이때 선택된 메모리 셀이 연결된 비트라인(B/L)과 그렇지 않은 비트라인(B/L) 사이의 전압차를 없애기 위해 두 비트라인(B/L)을 균등화(Equalization)시킨다. 로우 디코더가 외부에서 입력된 로우 어드레스를 분석하여 로우 어드레스에 해당되는 워드라인(W/L)을 선택하고, 선택된 워드라인(W/L)에 연결된 메모리 셀에 연결된 비트라인(B/L)과 연결되지 않은 비트라인(B/L) 간에 전위차가 발생된다. The bit line B / L is precharged to a precharge voltage, e.g., 1/2 of the internal power supply voltage VDD, wherein the bit line B / L and the bit that are not connected to the selected memory cell are precharged. The two bit lines B / L are equalized to eliminate the voltage difference between the lines B / L. The row decoder analyzes an externally input row address to select a word line (W / L) corresponding to the row address, and a bit line (B / L) connected to a memory cell connected to the selected word line (W / L). A potential difference is generated between the unconnected bit lines B / L.

이때 감지 증폭기 제어신호 Vsen이 인에이블되면, 감지 증폭기가 동작하여 선택된 메모리 셀이 연결된 비트라인(B/L)과 연결되지 않은 비트라인(B/L) 간의 전위 차이를 센싱하여 증폭한다. 예를 들어, 선택된 메모리 셀에 저장된 데이터가 로우 레벨의 데이터라고 가정하면, 선택된 메모리 셀이 연결된 비트 라인(B/L)의 전위가 프리차지 전압 보다 낮아지게 되고, 이때 선택된 메모리 셀이 연결되지 않은 비트 라인(B/L)의 전위차는 프리차지 전압을 유지하고 있기 때문에 두 비트라인(B/L) 간에 전위 차이가 발생하게 된다. In this case, when the sense amplifier control signal Vsen is enabled, the sense amplifier operates to sense and amplify a potential difference between the bit line B / L to which the selected memory cell is connected and the bit line B / L to which the selected memory cell is not connected. For example, assuming that data stored in the selected memory cell is low-level data, the potential of the bit line B / L to which the selected memory cell is connected is lower than the precharge voltage, and the selected memory cell is not connected. Since the potential difference between the bit lines B / L maintains the precharge voltage, a potential difference occurs between the two bit lines B / L.

이어서, 컬럼 디코더에 의해 컬럼 어드레스가 분석되어 컬럼 어드레스에 해당되는 컬럼 제어 신호가 인에이블되면 비트라인 감지 증폭기에 의해 비트 라인(B/L)에 실린 증폭된 데이터가 데이터 버스에 전송된다.Subsequently, when the column address is analyzed by the column decoder and the column control signal corresponding to the column address is enabled, the amplified data carried on the bit line B / L is transmitted to the data bus by the bit line sense amplifier.

이하, 본 발명의 일실시예에 따른 포지티브 피드백 전류 싱크 회로를 이용한 감지 증폭기에 대해 설명한다. Hereinafter, a sense amplifier using a positive feedback current sink circuit according to an embodiment of the present invention will be described.

도 2는 본 발명의 일실시예에 따른 포지티브 피드백 전류 싱크 회로를 이용한 감지 증폭기를 나타낸 개념도이고, 도 3은 본 발명의 일실시예에 따른 포지티브 피드백 전류 싱크 회로를 이용한 감지 증폭기의 회로도의 일례를 나타내며, 도 4는 본 발명의 일실시예에 따른 포지티브 피드백 전류 싱크 회로를 이용한 감지 증폭기의 동작 타이밍도이다. 2 is a conceptual diagram illustrating a sense amplifier using a positive feedback current sink circuit according to an embodiment of the present invention, and FIG. 3 is an example of a circuit diagram of a sense amplifier using a positive feedback current sink circuit according to an embodiment of the present invention. 4 is an operation timing diagram of a sense amplifier using a positive feedback current sink circuit according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일실시예에 따른 포지티브 피드백 전류 싱크 회로를 이용한 비트 라인 감지 증폭기는 감지 증폭 블록(200)에 포지티브 피드백 전류 싱크 회로 블록(300)을 적용하여 구현할 수 있다. 감지 증폭 블록(200)은 일반적인 차동 전압 감지 증폭기 회로로 구현될 수 있다. 바람직하게는 감지 증폭 블록(200)은 래치 타입 감지 증폭기 회로로 구현될 수 있으나, 이에 한정되는 것은 아니며, 서로 다른 2개의 출력단의 전압을 센싱하여 증폭하는 다른 타입의 감지 증폭기 회로로도 구현이 가능하다. 이하, 감지 증폭 블록(200)으로 래치 타입(Latch Type) 감지 증폭기 회로를 사용한 경우를 예를 들어 설명한다. Referring to FIG. 2, the bit line sense amplifier using the positive feedback current sink circuit according to an embodiment of the present invention may be implemented by applying the positive feedback current sink circuit block 300 to the sense amplification block 200. The sense amplification block 200 may be implemented with a general differential voltage sense amplifier circuit. Preferably, the sense amplification block 200 may be implemented as a latch type sense amplifier circuit, but is not limited thereto, and may be implemented as other types of sense amplifier circuits that sense and amplify voltages of two different output terminals. Do. Hereinafter, an example in which a latch type sense amplifier circuit is used as the sense amplification block 200 will be described.

본 발명의 일실시예에 따른 포지티브 피드백 전류 싱크 회로를 이용한 비트 라인 감지 증폭기에 따르면, 감지 증폭기 회로(200a)의 양 쪽에 서로 동일한 구조의 포지티브 피드백 전류 싱크 회로(310a, 330a)가 연결되는 간단한 구조를 이용하여 감지 증폭기의 응답 속도를 향상 시킬 수 있다. According to a bit line sense amplifier using a positive feedback current sink circuit according to an embodiment of the present invention, a simple structure in which positive feedback current sink circuits 310a and 330a having the same structure are connected to both sides of the sense amplifier circuit 200a is provided. The response speed of the sense amplifier can be improved by using.

감지 증폭 블록(200)의 출력은 메모리 셀의 상태에 따라 High 또는 Low가 되는데 감지 증폭 블록의 출력 Vout과 /Vout이 초기 High 또는 Low의 중간 레벨에서 시작된다고 하면 High 또는 Low의 값을 갖는 감지 증폭 블록 출력의 초기 변화에 따라 포지티브 피드백 전류 싱크 회로가 인에이블(Enable) 되거나 디스에이블(Disable)이 되며, 감지 증폭 블록의 출력 Vout과 /Vout은 항상 서로 다른 값을 갖게 되므로 즉, 포지티브 피드백 전류 싱크 회로의 양쪽 중 한쪽만 인에이블되어 동작하게 된다. 예를 들어 Vout이 High의 값을 갖게 되면 초기 VDD/2 혹은 GND의 값을 갖고 시작할 때 설정된 인에이블(Enable) 신호에 도달하게 되면 도 3의 왼쪽 포지티브 피드백 전류 싱크 회로(310a)가 동작하게 되고 반대로 오른쪽의 포지티브 피드백 전류 싱크 회로(330a)는 디스에이블(Disable)되어 동작하지 않게 된다. 포지티브 피드백 전류 싱크 회로가 동작하게 되면 Low 값을 갖는 /Vout 노드의 전압을 새롭게 생성된 전류 경로에 의해 떨어트리게 된다. 결국 Low값을 갖는 /Vout 노드의 전압을 낮춤으로 인해 래치(Latch)의 신호 분리 속도를 향상시킬 수 있다.
The output of the sense amplification block 200 becomes high or low depending on the state of the memory cell. Assuming that the output Vout and / Vout of the sense amplification block start at an intermediate level of initial high or low, the sense amplification has a high or low value. Positive feedback current sink circuitry is enabled or disabled in response to initial changes in the block output, and the output Vout and / Vout of the sense amplification block always have different values, ie positive feedback current sink. Only one side of the circuit is enabled and operating. For example, when Vout has a high value, the left positive feedback current sink circuit 310a of FIG. 3 operates when the enable signal set at the start with the initial VDD / 2 or GND value is reached. On the contrary, the positive feedback current sink circuit 330a on the right side is disabled and does not operate. When the positive feedback current sink circuit is activated, the voltage at the low / Vout node is dropped by the newly generated current path. As a result, the signal separation speed of the latch can be improved by lowering the voltage of the / Vout node having a low value.

도 3을 참조하면, 본 발명의 일실시예에 따른 포지티브 피드백 전류 싱크(current Sink) 회로는 제1 포지티브 피드백 전류 싱크 회로(310a) 및 제2 포지티브 피드백 전류 싱크 회로(330a)를 포함한다. Referring to FIG. 3, a positive feedback current sink circuit according to an embodiment of the present invention includes a first positive feedback current sink circuit 310a and a second positive feedback current sink circuit 330a.

제1 포지티브 피드백 전류 싱크 회로(310a)는 전원 전압 VDD에 소스 단자가 연결된 PMOS 트랜지스터 MP01 및 MP02를 포함한다. MP01은 감지 증폭기 인에이블 신호 /Vsen에 응답하여 온/오프 스위칭 동작을 하며, MP02는 리셋 제어 신호 Vreset에 응답하여 온/오프 스위칭 동작을 한다. The first positive feedback current sink circuit 310a includes PMOS transistors MP01 and MP02 having a source terminal connected to a power supply voltage VDD. The MP01 performs on / off switching in response to the sense amplifier enable signal / Vsen, and the MP02 performs on / off switching in response to the reset control signal Vreset.

제1 포지티브 피드백 전류 싱크 회로(310a)는 감지 증폭기 회로(200a)의 출력 노드(노드 a)에 의해서 스위칭되는 스위칭부(301a)를 더 포함한다. 스위칭부(301a)는 예를 들어 NMOS 트랜지스터 MN01로 구현될 수 있으며, MN01의 게이트는 감지 증폭기 회로(200a)의 출력 노드(노드 a)에 연결되고 MN01의 드레인은 MP01의 드레인에 연결될 수 있다. The first positive feedback current sink circuit 310a further includes a switching unit 301a which is switched by the output node (node a) of the sense amplifier circuit 200a. The switching unit 301a may be implemented with, for example, an NMOS transistor MN01, a gate of MN01 may be connected to an output node (node a) of the sense amplifier circuit 200a, and a drain of MN01 may be connected to a drain of MP01.

제1 포지티브 피드백 전류 싱크 회로(310a)는 스위칭부(301a)에 연결되어 전류 미러로 동작하는 전류 미러부(303a)를 더 포함한다. 전류 미러부(303a)는 예를 들어 2개의 NMOS 트랜지스터 MN02 및 MN03로 구현될 수 있다. MN02의 드레인과 MN03의 게이트는 MN01의 소스에 연결되고, MN02의 게이트와 MN03의 게이트가 서로 연결되며, MN03의 드레인은 감지 증폭기 회로(200a)의 출력 노드(노드 b) 및 MP02의 드레인에 연결되며, MN02의 소스 및 MN03의 소스는 접지에 연결된다. The first positive feedback current sink circuit 310a further includes a current mirror unit 303a connected to the switching unit 301a to operate as a current mirror. The current mirror unit 303a may be implemented with, for example, two NMOS transistors MN02 and MN03. The drain of MN02 and the gate of MN03 are connected to the source of MN01, the gate of MN02 and the gate of MN03 are connected to each other, and the drain of MN03 is connected to the output node (node b) of sense amplifier circuit 200a and the drain of MP02. The source of MN02 and the source of MN03 are connected to ground.

제1 포지티브 피드백 전류 싱크 회로(310a)는 감지 증폭기 회로(200a)의 출력 노드(노드 a)와 결합하여 출력 노드(노드 a)에 전류 싱크 경로를 제공하여 감지 증폭기 회로(200a)의 출력 노드(노드 a)의 전압을 떨어뜨림으로써 감지 증폭기의 응답 속도를 향상시키는 전류 싱크부(305a)를 더 포함한다. 전류 싱크부(305a)는 예를 들어 NMOS 트랜지스터 MN05로 구현될 수 있으며, MN05의 게이트는 리셋 제어 신호 Vreset에 결합되고, MN05의 드레인은 감지 증폭기 회로(200a)의 출력 노드(노드 b)에 연결되며, MN05의 소스는 접지에 연결된다. 전류 싱크부(305a)는 리셋 제어 신호 Vreset에 응답하여 감지 증폭기 회로의 출력 노드(노드 b) 전압을 초기화시킬 수 있다. 즉, 감지 증폭기가 한번 동작 후 Vreset 신호에 의해 감지 증폭기 회로의 출력 노드(a, b)의 전압을 초기화 시킬 수 있다. 구체적으로, Vreset 신호가 High일 때 제1 및 제2 포지티브 피드백 전류 싱크 회로의 전류 싱크부(305a, 335a)가 턴온되어 감지 증폭기 회로의 출력 노드(a, b) 전압을 낮춰 감지 증폭기 회로의 출력 노드(a, b)의 전압을 초기화 시킬 수 있다. The first positive feedback current sink circuit 310a is coupled to the output node (node a) of the sense amplifier circuit 200a to provide a current sink path to the output node (node a) to provide an output node (of the sense amplifier circuit 200a). And a current sink 305a which improves the response speed of the sense amplifier by dropping the voltage at node a). The current sink 305a can be implemented with, for example, an NMOS transistor MN05, the gate of MN05 is coupled to the reset control signal Vreset, and the drain of MN05 is connected to the output node (node b) of the sense amplifier circuit 200a. The source of MN05 is connected to ground. The current sink 305a may initialize the output node (node b) voltage of the sense amplifier circuit in response to the reset control signal Vreset. That is, after the sense amplifier operates once, the voltage of the output nodes (a, b) of the sense amplifier circuit may be initialized by the Vreset signal. Specifically, when the Vreset signal is high, the current sinks 305a and 335a of the first and second positive feedback current sink circuits are turned on to lower the output node (a, b) voltages of the sense amplifier circuit to output the sense amplifier circuit. The voltage at the nodes a and b can be initialized.

제1 포지티브 피드백 전류 싱크 회로(310a)는 프리차지 제어 신호 Vcan에 응답하여 온/오프 스위칭되는 스위칭부(307)를 더 포함할 수 있다. 스위칭부(307)는 게이트가 프리차지 제어 신호 Vcan에 결합되고, 드레인이 MN03의 게이트에 연결되고, 소스가 접지에 연결되는 NMOS 트랜지스터 MN04로 구현될 수 있다. 스위칭부(307)는 Vcan이 High인 경우 감지 증폭기의 프리차지 동작 동안 포지티브 피드백 전류 싱크 회로(310a)의 MN04를 턴온시켜 MN02, MN03의 게이트 전압을 떨어뜨려 포지티브 피드백 전류 싱크 회로(310a)의 동작을 중단시키며, 또한 포지티브 피드백 전류 싱크 회로(330a)의 MN14를 턴온시켜 MN12, MN13의 게이트 전압을 떨어뜨려 포지티브 피드백 전류 싱크 회로(330a)의 동작을 중단시킨다. The first positive feedback current sink circuit 310a may further include a switching unit 307 switched on / off in response to the precharge control signal Vcan. The switching unit 307 may be implemented with an NMOS transistor MN04 having a gate coupled to the precharge control signal Vcan, a drain coupled to the gate of MN03, and a source coupled to ground. The switching unit 307 turns on the MN04 of the positive feedback current sink circuit 310a during the precharge operation of the sense amplifier when Vcan is High, thereby lowering the gate voltages of the MN02 and MN03 to operate the positive feedback current sink circuit 310a. In addition, the MN14 of the positive feedback current sink circuit 330a is turned on to drop the gate voltages of the MN12 and MN13 to stop the operation of the positive feedback current sink circuit 330a.

제2 포지티브 피드백 전류 싱크 회로(330a)는 감지 증폭기 회로(200a)를 가운데에 두고 제1 포지티브 피드백 전류 싱크 회로(310a)와 서로 대칭적인 구조를 이루고 있으며, 내부 회로 구성은 제1 포지티브 피드백 전류 싱크 회로(310a)와 동일하다. 즉, 제2 포지티브 피드백 전류 싱크 회로(330a)는 전원 전압 VDD에 소스 단자가 연결된 PMOS 트랜지스터 MP03 및 MP04를 포함하며, 감지 증폭기 회로(200a)의 출력 노드(노드 b)에 의해서 스위칭되는 스위칭부(331a), 스위칭부(331a)에 연결되어 전류 미러로 동작하는 전류 미러부(333a), 리셋 제어 신호 Vreset에 응답하여 감지 증폭기 회로(200a)의 출력 노드(노드 b)에 전류 싱크 경로를 제공하여 감지 증폭기 회로(200a)의 출력 노드(노드 b)의 전압을 떨어뜨림으로써 감지 증폭기의 응답 속도를 향상시키는 전류 싱크부(335a), 프리차지 제어 신호 Vcan에 응답하여 온/오프 스위칭되는 스위칭부(337)를 포함한다. 제2 포지티브 피드백 전류 싱크 회로(330a)의 스위칭부(331a), 전류 미러부(333a), 전류 싱크부(335a), 스위칭부(337)를 구성하는 트랜지스터의 연결 구조 및 동작은 제1 포지티브 피드백 전류 싱크 회로(310a)와 실질적으로 동일하므로 자세한 설명은 생략한다. The second positive feedback current sink circuit 330a has a symmetrical structure with the first positive feedback current sink circuit 310a with the sense amplifier circuit 200a in the center, and an internal circuit configuration of the first positive feedback current sink circuit. Same as the circuit 310a. That is, the second positive feedback current sink circuit 330a includes PMOS transistors MP03 and MP04 having a source terminal connected to a power supply voltage VDD, and is switched by an output node (node b) of the sense amplifier circuit 200a ( 331a, a current mirror unit 333a connected to the switching unit 331a to operate as a current mirror, and provide a current sink path to an output node (node b) of the sense amplifier circuit 200a in response to the reset control signal Vreset. A current sink 335a for reducing the response speed of the sense amplifier by lowering the voltage of the output node (node b) of the sense amplifier circuit 200a, and a switching unit switched on / off in response to the precharge control signal Vcan ( 337). The connection structure and operation of the transistors constituting the switching unit 331a, the current mirror unit 333a, the current sink unit 335a, and the switching unit 337 of the second positive feedback current sink circuit 330a may be the first positive feedback. Since it is substantially the same as the current sink circuit 310a, a detailed description thereof will be omitted.

이하, 본 발명의 일실시예에 따른 포지티브 피드백 전류 싱크 회로의 동작 메커니즘을 전체적으로 설명한다. Hereinafter, the overall operation mechanism of the positive feedback current sink circuit according to an embodiment of the present invention.

제1 포지티브 피드백 전류 싱크 회로(310a)는 래치 비교기로 동작하는 감지 증폭기의 출력 전압 Vout이 High(로직 ‘1’)의 값을 갖고 /Vout이 Low(로직 ‘0’)의 값을 갖는 경우, 출력 노드 a의 전압에 의해 MN01이 턴온되고 MN02에 전류가 흐르게 된다. 이 전류는 MN03에 복사되고 MN03에 연결된 출력 노드b에 전류 경로 P1이 생성되어 출력 노드 b로부터 전류를 Sink하게 된다. 즉, 이 결과로 출력 노드 b의 전압은 더욱 낮아지게 된다. The first positive feedback current sink circuit 310a has a value of high (logic '1') and / Vout of low (logic '0') of the sense amplifier operating as a latch comparator. The voltage at output node a causes MN01 to turn on and current flows through MN02. This current is copied to MN03 and current path P1 is generated at output node b connected to MN03 to sink current from output node b. In other words, this results in a lower voltage at the output node b.

이와 반대로 반대쪽의 제2 포지티브 피드백 전류 싱크 회로(330a)는 출력 노드 b의 전압이 Low로 떨어짐에 따라 MN11이 턴오프되어 동작하지 않게 된다. 이와 같이 제2 포지티브 피드백 전류 싱크 회로(330a)는 래치 비교기의 출력전압레벨에 의해 한 쪽의 포지티브 피드백 전류 싱크 회로만 동작하게 되며 감지 증폭기의 동작 신호와 동기 되어 정적(Static) 전류가 발생하지 않아 낮은 전력을 소모한다. On the contrary, in the second positive feedback current sink circuit 330a on the opposite side, as the voltage of the output node b drops to low, MN11 is turned off and does not operate. As described above, the second positive feedback current sink circuit 330a operates only one positive feedback current sink circuit by the output voltage level of the latch comparator, and does not generate static current in synchronization with the operation signal of the sense amplifier. Consumes low power.

포지티브 피드백 전류 싱크 회로(310a, 330a)는 /Vsen신호가 Low일 때만 동작하며, 감지 증폭기 회로가 자기 바이어스 전류 미러로 동작할 때는 Vcan신호가 High가 되므로 포지티브 피드백 전류 싱크 회로(310a, 330a)의 MN04와 MN14를 턴온시켜 MN02-MN03, MN12-MN13의 게이트 전압을 떨어트려 동작을 중단시킨다. 또한, 한번 동작 후 감지 증폭기의 출력 노드 전압을 초기화시키기 위해 Vreset신호가 추가되었으며, Vreset신호가 High일 때 양쪽 포지티브 피드백 전류 싱크 회로(310a, 330a)의 MN05, MN15가 턴온되어 양쪽 출력단 a, b의 출력 전압을 낮추고 그 다음 Vcan 신호에 의해 출력 노드 양단이 프리차지(Precharge)되면서 감지 증폭기가 동작하게 된다.The positive feedback current sink circuits 310a and 330a operate only when the / Vsen signal is low, and the Vcan signal becomes high when the sense amplifier circuit operates as a self bias current mirror, so that the positive feedback current sink circuits 310a and 330a MN04 and MN14 are turned on to drop the gate voltages of MN02-MN03 and MN12-MN13 to stop operation. In addition, the Vreset signal was added to initialize the output node voltage of the sense amplifier after one operation. When the Vreset signal is high, MN05 and MN15 of both positive feedback current sink circuits 310a and 330a are turned on to output both output terminals a and b. The sense amplifier is operated by lowering the output voltage and then precharging the output node across the Vcan signal.

다시 도 3을 참조하면, 감지 증폭기 회로(200a)는 전류 싱크부(210a) 및 감지 증폭부(220a)를 포함한다. Referring back to FIG. 3, the sense amplifier circuit 200a includes a current sink 210a and a sense amplifier 220a.

전류 싱크부(210a)는 Vss에 연결된 NMOS 트랜지스터 M9 및 M10으로 구현될 수 있다. 전류 싱크부(210a)는 M9 및 M10의 게이트에 프리차지 제어 신호(또는 오프셋 제거 신호) Vcan을 인가하고, Vcan에 응답하여 M9 및 M10이 턴온되어 비트라인 (BL, BLB)이 Vss로 결합되어 전류 싱크로서 동작한다. 즉, 프리차지 제어 신호(또는 오프셋 제거 신호) Vcan이 High로 인가되면 M9 및 M10이 턴온되어 전류 싱크로서 동작한다. The current sink 210a may be implemented with NMOS transistors M9 and M10 connected to Vss. The current sink 210a applies a precharge control signal (or offset cancellation signal) Vcan to the gates of M9 and M10, and M9 and M10 are turned on in response to Vcan to couple the bit lines BL and BLB to Vss. It acts as a current sink. That is, when the precharge control signal (or offset elimination signal) Vcan is applied to High, M9 and M10 are turned on to operate as current sinks.

감지 증폭부(220a)는 프리차지 제어 신호(또는 오프셋 제거 신호) Vcan, /Vcan 및 감지 증폭기 인에이블 신호 Vsen, /Vsen의 상태에 따라 전류 거울 및 래치 비교기로 동작한다. Vcan과 Vsen이 각각 High와 Low 상태를 가지면 감지 증폭부(220a)는 전류 거울로 동작하여 프리차지 및 오프셋 제거 동작을 수행한다. 반면에 Vcan과 Vsen이 각각 Low와 High 상태를 가지면 감지 증폭부(220a)는 래치 비교기로 동작하여 감지 동작을 수행한다. 이를 위해 감지 증폭부(220a)는 2개의 NMOS 트랜지스터 M5, M6과 2개의 PMOS 트랜지스터 M7, M8로 구현될 수 있다. The sense amplifier 220a operates as a current mirror and a latch comparator according to the states of the precharge control signal (or offset cancel signal) Vcan, / Vcan and the sense amplifier enable signals Vsen and / Vsen. When Vcan and Vsen have a high state and a low state, respectively, the sense amplifier 220a operates as a current mirror to perform precharge and offset removal. On the other hand, when Vcan and Vsen have a low state and a high state, respectively, the sense amplifier 220a operates as a latch comparator to perform a sense operation. To this end, the sense amplifier 220a may be implemented with two NMOS transistors M5 and M6 and two PMOS transistors M7 and M8.

비트라인 BL 및 BLB는 제1 동작 트랜지스터 M1 및 제2 동작 트랜지스터 M2의 소스단에 각각 연결되어, 기본적으로 공통 게이트 모드로 동작한다. The bit lines BL and BLB are connected to source terminals of the first operation transistor M1 and the second operation transistor M2, respectively, and basically operate in the common gate mode.

구체적으로, 각각 High와 Low 상태를 갖는 Vcan 및 Vsen 신호를 감지 증폭기 회로에 인가하면, 감지 증폭기 회로는 전류 거울로 동작하고, Vss는 전류 싱크로 동작한다. 이러한 상태에서 M9, M10, M6 및 M7은 턴온되고, M5 및 M8은 턴오프된다. 따라서, 출력 노드 a 및 b의 전압은 VDD/2로 프리차지된다. 그 다음 Vcan 및 Vsen 신호를 각각 High와 Low 상태로 유지하면서 워드 라인 트랜지스터를 턴온시켜 셀을 로드한다. 이때 Vcan이 High에서 Low로 천이되는 시점은 Vsen이 Low에서 High로 천이되는 시점과 같거나 늦어야한다. 이와 같은 상태에서 M1 내지 M4로 이루어진 전류 거울은 약 1/gm의 낮은 출력 임피던스를 갖게 되며, 낮은 출력 임피던스에 의해 출력 노드 a, b의 오프셋 전압이 제거된다. 오프셋 제거 모드 상태에서 워드라인 트랜지스터를 턴온시키기 전까지는 회로는 기본적으로 등화(Equalization) 동작을 수행하게 되고, 출력 노드(a, b)를 낮은 임피던스로 만들어 오프셋 잡음을 제거하게 된다. Specifically, when the Vcan and Vsen signals having high and low states, respectively, are applied to the sense amplifier circuit, the sense amplifier circuit operates as a current mirror and Vss operates as a current sink. In this state, M9, M10, M6 and M7 are turned on, and M5 and M8 are turned off. Thus, the voltages at the output nodes a and b are precharged to V DD / 2. The cell is then loaded by turning on the word line transistors while keeping the Vcan and Vsen signals high and low, respectively. At this time, the time when Vcan transitions from high to low should be the same as or later than the time when Vsen transitions from low to high. In this state, the current mirror composed of M1 to M4 has a low output impedance of about 1 / g m , and the offset voltages of the output nodes a and b are removed by the low output impedance. Until the wordline transistor is turned on in the offset cancellation mode, the circuit basically performs an equalization operation, and the output nodes a and b are made low impedance to eliminate offset noise.

다음으로, 각각 Low와 High 상태를 갖는 Vcan 및 Vsen 신호를 감지 증폭기 회로에 인가하면, 감지 증폭기 회로는 래치된 비교기로 동작하여 출력 노드 a 및 b의 전압 차이를 기초로 셀의 데이터를 판독한다. 즉, 워드 라인 트랜지스터를 턴온시켜 메모리 셀을 비트라인을 통해 감지 증폭기 회로로 로드한 후 오프셋 제거 신호 Vcan과 Vsen을 각각 Low와 High로 입력하면, 회로는 감지 모드로 동작하게 되어 참조 셀과의 비교를 통해 해당 셀의 논리 레벨을 판단한다.
Next, when the Vcan and Vsen signals having low and high states, respectively, are applied to the sense amplifier circuit, the sense amplifier circuit operates as a latched comparator to read the data of the cell based on the voltage difference between the output nodes a and b. That is, if the word line transistor is turned on to load the memory cell through the bit line into the sense amplifier circuit and then inputs the offset cancellation signals Vcan and Vsen into Low and High, respectively, the circuit operates in the sense mode and compares with the reference cell. Determine the logic level of the cell through.

도 6은 본 발명의 다른 실시예에 따른 포지티브 피드백 전류 싱크 회로를 이용한 감지 증폭기의 회로도를 나타낸다. 6 is a circuit diagram of a sense amplifier using a positive feedback current sink circuit according to another embodiment of the present invention.

도 6을 참조하면, 본 발명의 다른 실시예에 따른 포지티브 피드백 전류 싱크(current Sink) 회로는 제1 포지티브 피드백 전류 싱크 회로(310b) 및 제2 포지티브 피드백 전류 싱크 회로(330b)를 포함한다. Referring to FIG. 6, a positive feedback current sink circuit according to another embodiment of the present invention includes a first positive feedback current sink circuit 310b and a second positive feedback current sink circuit 330b.

제1 포지티브 피드백 전류 싱크 회로(310b)는 전원 전압 VDD에 소스 단자가 연결된 PMOS 트랜지스터 MP01 및 MP02를 포함한다. MP01은 감지 증폭기 인에이블 신호 /Vsen에 응답하여 온/오프 스위칭 동작을 하며, MP02는 리셋 제어 신호 Vreset에 응답하여 온/오프 스위칭 동작을 한다. The first positive feedback current sink circuit 310b includes PMOS transistors MP01 and MP02 having a source terminal connected to a power supply voltage VDD. The MP01 performs on / off switching in response to the sense amplifier enable signal / Vsen, and the MP02 performs on / off switching in response to the reset control signal Vreset.

제1 포지티브 피드백 전류 싱크 회로(310b)는 감지 증폭기 회로(200b)의 출력 노드(노드 a)에 의해서 스위칭되는 스위칭부(301b)를 더 포함한다. 스위칭부(301b)의 연결 구조 및 기능은 도 3의 스위칭부(301a)와 동일하므로 설명을 생략한다. The first positive feedback current sink circuit 310b further includes a switching unit 301b switched by the output node (node a) of the sense amplifier circuit 200b. Since the connection structure and function of the switching unit 301b are the same as those of the switching unit 301a of FIG. 3, description thereof is omitted.

제1 포지티브 피드백 전류 싱크 회로(310b)는 스위칭부(301b)에 연결되어 전류 미러로 동작하는 전류 미러부(303b)를 더 포함한다. 전류 미러부(303b)는 예를 들어 2개의 NMOS 트랜지스터 MN02 및 MN03로 구현될 수 있다. MN02의 드레인과 MN03의 게이트는 MN01의 소스에 연결되고, MN02의 게이트와 MN03의 게이트가 서로 연결되며, MN03의 드레인은 감지 증폭기 회로(200b)의 출력 노드(노드 b) 및 MP02의 드레인에 연결되며, MN02의 소스 및 MN03의 소스는 접지에 연결된다. The first positive feedback current sink circuit 310b further includes a current mirror unit 303b connected to the switching unit 301b to operate as a current mirror. The current mirror unit 303b may be implemented with, for example, two NMOS transistors MN02 and MN03. The drain of MN02 and the gate of MN03 are connected to the source of MN01, the gate of MN02 and the gate of MN03 are connected to each other, and the drain of MN03 is connected to the output node (node b) of sense amplifier circuit 200b and the drain of MP02. The source of MN02 and the source of MN03 are connected to ground.

제1 포지티브 피드백 전류 싱크 회로(310b)는 감지 증폭기 회로(200b)의 출력 노드(노드 a)와 결합하여 출력 노드(노드 a)에 전류 싱크 경로를 제공하여 감지 증폭기 회로(200b)의 출력 노드(노드 a)의 전압을 떨어뜨림으로써 감지 증폭기 회로(200b)의 응답 속도를 향상시키는 전류 싱크부(305b)를 더 포함한다. 전류 싱크부(305b)의 연결 구조 및 기능은 도 3의 전류 싱크부(305a)와 동일하므로 설명을 생략한다. The first positive feedback current sink circuit 310b is coupled to the output node (node a) of the sense amplifier circuit 200b to provide a current sink path to the output node (node a) to provide an output node (of the sense amplifier circuit 200b). And a current sink 305b which improves the response speed of the sense amplifier circuit 200b by dropping the voltage at node a). Since the connection structure and function of the current sink 305b are the same as those of the current sink 305a of FIG. 3, description thereof is omitted.

제2 포지티브 피드백 전류 싱크 회로(330b)는 감지 증폭기 회로(200b)를 가운데에 두고 제1 포지티브 피드백 전류 싱크 회로(310b)와 서로 대칭적인 구조를 이루고 있으며, 내부 회로 구성은 제1 포지티브 피드백 전류 싱크 회로(310b)와 동일하다. 즉, 제2 포지티브 피드백 전류 싱크 회로(330b)는 전원 전압 VDD에 소스 단자가 연결된 PMOS 트랜지스터 MP03 및 MP04를 포함하며, 감지 증폭기 회로(200b)의 출력 노드(노드 b)에 의해서 스위칭되는 스위칭부(331b), 스위칭부(331b)에 연결되어 전류 미러로 동작하는 전류 미러부(333b), 리셋 제어 신호 Vreset에 응답하여 감지 증폭기 회로(200b)의 출력 노드(노드 b)에 전류 싱크 경로를 제공하여 감지 증폭기 회로(200b)의 출력 노드(노드 b)의 전압을 떨어뜨림으로써 감지 증폭기의 응답 속도를 향상시키는 전류 싱크부(335b)를 포함한다. 제2 포지티브 피드백 전류 싱크 회로(330b)의 스위칭부(331b), 전류 미러부(333b), 전류 싱크부(335b)를 구성하는 트랜지스터의 연결 구조 및 동작은 제1 포지티브 피드백 전류 싱크 회로(310b)와 실질적으로 동일하므로 자세한 설명은 생략한다. The second positive feedback current sink circuit 330b has a symmetrical structure with the first positive feedback current sink circuit 310b with the sense amplifier circuit 200b in the center, and an internal circuit configuration of the first positive feedback current sink circuit. It is the same as the circuit 310b. That is, the second positive feedback current sink circuit 330b includes PMOS transistors MP03 and MP04 having a source terminal connected to the power supply voltage VDD, and is switched by an output node (node b) of the sense amplifier circuit 200b ( 331b, a current mirror 333b connected to the switching unit 331b to operate as a current mirror, and provide a current sink path to an output node (node b) of the sense amplifier circuit 200b in response to the reset control signal Vreset. And a current sink 335b for reducing the response speed of the sense amplifier by dropping the voltage at the output node (node b) of the sense amplifier circuit 200b. The connection structure and operation of the transistors constituting the switching unit 331b, the current mirror unit 333b, and the current sink unit 335b of the second positive feedback current sink circuit 330b are the first positive feedback current sink circuit 310b. Since it is substantially the same as the detailed description thereof will be omitted.

다시 도 6을 참조하면, 감지 증폭기 회로(200b)는 전류 싱크부(210b) 및 감지 증폭부(220b)를 포함한다. Referring back to FIG. 6, the sense amplifier circuit 200b includes a current sink 210b and a sense amplifier 220b.

전류 싱크부(210b)는 프리차지 전압 Vp에 연결된 NMOS 트랜지스터 M9, M10 및 M11로 구현될 수 있다. 전류 싱크부(210b)는 M9, M10 및 M11의 게이트에 프리차지 제어 신호 Vpre를 인가하고, Vpre에 응답하여 M9, M10 및 M11이 턴온되어 비트라인 (BL, BLB)이 Vpre로 결합되어 전류 싱크로서 동작한다. 즉, 프리차지 제어 신호 Vpre가 High로 인가되면 M9, M10 및 M11이 턴온되어 전류 싱크로서 동작한다.The current sink 210b may be implemented with NMOS transistors M9, M10, and M11 connected to the precharge voltage Vp. The current sink 210b applies the precharge control signal Vpre to the gates of M9, M10, and M11, and M9, M10, and M11 are turned on in response to Vpre, so that the bit lines BL and BLB are coupled to Vpre to sink current. Acts as. That is, when the precharge control signal Vpre is applied to High, M9, M10, and M11 are turned on to operate as current sinks.

Vpre와 Vsen이 각각 High와 Low 상태를 가지면 감지 증폭부(220b)는 프리차지 동작을 수행한다. 반면에 Vpre와 Vsen이 각각 Low와 High 상태를 가지면 감지 증폭부(220b)는 래치 비교기로 동작하여 감지 동작을 수행한다.
When Vpre and Vsen have a high state and a low state, respectively, the sense amplifier 220b performs a precharge operation. On the other hand, when Vpre and Vsen have a low state and a high state, respectively, the sense amplifier 220b operates as a latch comparator to perform a sense operation.

이하, 도 4를 참조하여 본 발명의 일실시예에 따른 포지티브 피드백 전류 싱크 회로를 이용한 감지 증폭기의 동작을 설명한다. Hereinafter, an operation of a sense amplifier using a positive feedback current sink circuit according to an embodiment of the present invention will be described with reference to FIG. 4.

먼저, 리셋 제어 신호 Vreset 신호가 High일 때 감지 증폭기의 출력 노드(a, b) 전압을 낮춰 감지 증폭기의 출력 노드(a, b)의 전압이 초기화된다. First, when the reset control signal Vreset signal is high, the voltage of the output nodes a and b of the sense amplifier is initialized by lowering the voltages of the output nodes a and b of the sense amplifier.

그 다음, T1에서 리셋 제어 신호 Vreset가 High에서 Low로 되고 프리차지 제어 신호 Vcan이 Low에서 High로 되면, Vcan 신호에 의해 비트라인 감지 증폭기의 출력 노드(a, b)의 양단이 프리차지 되면서 감지 증폭기가 동작하게 된다. 이 때, 비트라인(B/L)이 프리차지 전압-예를 들어, 내부 전원 전압 VDD의 1/2-로 프리차지(precharge)되고, 선택된 메모리 셀이 연결된 비트라인(B/L)과 그렇지 않은 비트라인(B/L) 사이의 전압차를 없애기 위해 두 비트라인(B/L)이 균등화(Equalization)된다. Next, when the reset control signal Vreset goes from high to low at T1 and the precharge control signal Vcan goes from low to high, the Vcan signal detects the both ends of the output nodes (a, b) of the bit line sense amplifier. The amplifier will work. At this time, the bit line B / L is precharged to a precharge voltage, for example, 1/2 1/2 of the internal power supply voltage VDD, and is different from the bit line B / L to which the selected memory cell is connected. The two bit lines B / L are equalized to eliminate the voltage difference between the bit lines B / L.

그 다음, 로우 디코더가 외부에서 입력된 로우 어드레스를 분석하여 로우 어드레스에 해당되는 워드라인(W/L)을 선택하면 T2에서 워드 라인 선택 신호 Vword-line가 활성화되어 선택된 워드라인(W/L)에 연결된 메모리 셀에 연결된 비트라인(B/L)과 연결되지 않은 비트라인(B/L) 간에 전위차가 발생된다. Next, when the row decoder analyzes an externally input row address and selects a word line (W / L) corresponding to the row address, the word line selection signal Vword-line is activated at T2 to select the selected word line (W / L). A potential difference is generated between a bit line B / L connected to a memory cell connected to and a bit line B / L not connected.

워드 라인 선택 신호 Vword-line가 활성화된 상태인 T3에서 감지 증폭기 제어신호 Vsen이 인에이블되면, 감지 증폭기가 동작하여 감지 증폭기의 출력 노드 전압 Vout이 High로 되고, 감지 증폭기의 출력 노드 전압 /Vout이 Low로되어 선택된 메모리 셀이 연결된 비트라인(B/L)과 연결되지 않은 비트라인(B/L) 간의 전위 차이를 센싱하여 증폭한다. When the sense amplifier control signal Vsen is enabled at T3 with the word line select signal Vword-line enabled, the sense amplifier operates to bring the output node voltage Vout of the sense amplifier high and the output node voltage / Vout of the sense amplifier becomes high. The low value senses and amplifies a potential difference between the bit line B / L to which the selected memory cell is connected and the bit line B / L to which the selected memory cell is not connected.

이어서, 컬럼 디코더에 의해 컬럼 어드레스가 분석되어 컬럼 어드레스에 해당되는 컬럼 제어 신호가 인에이블되면 비트라인 감지 증폭기에 의해 비트 라인(B/L)에 실린 증폭된 데이터가 데이터 버스에 전송된다.Subsequently, when the column address is analyzed by the column decoder and the column control signal corresponding to the column address is enabled, the amplified data carried on the bit line B / L is transmitted to the data bus by the bit line sense amplifier.

도 5는 본 발명의 일실시예에 따른 포지티브 피드백을 이용한 감지 증폭기의 동작을 시뮬레이션한 결과 그래프이다. 5 is a graph showing a simulation result of an operation of a sense amplifier using positive feedback according to an embodiment of the present invention.

도 5를 참조하여 포지티브 피드백 전류 싱크 회로를 적용하지 않은 경우의 도 3의 감지 증폭기 회로(200a)의 응답 곡선(Y2)과 본 발명의 일실시예에 따른 도 3의 포지티브 피드백 전류 싱크 회로를 이용한 감지 증폭기의 응답 곡선(Y1)을 비교해보면, 본 발명의 일실시예에 따른 도 3의 포지티브 피드백 전류 싱크 회로를 이용한 감지 증폭기의 응답 속도가 포지티브 피드백 전류 싱크 회로를 적용하지 않은 경우의 감지 증폭기 회로(200a)의 응답 속도보다 빠르다는 것을 알 수 있다. Using the response curve Y2 of the sense amplifier circuit 200a of FIG. 3 when the positive feedback current sink circuit is not applied with reference to FIG. 5 and the positive feedback current sink circuit of FIG. 3 according to an embodiment of the present invention. Comparing the response curve (Y1) of the sense amplifier, the sense amplifier circuit when the response speed of the sense amplifier using the positive feedback current sink circuit of Figure 3 according to an embodiment of the present invention does not apply a positive feedback current sink circuit It can be seen that it is faster than the response speed of 200a.

본 발명의 실시예들에 따른 포지티브 피드백을 이용한 감지 증폭기는 특정 메모리에 국한되는 것이 아니라 디램(DRAM), 에스램(SRAM) 및 플래쉬 메모리(Flash Memory)외에 차세대 메모리로 개발 중인 엠램(MRAM), 피램(PRAM)등을 포함하는 모든 메모리의 감지 증폭기(Sense Amplifier)에 사용되어 감지 증폭기의 응답 속도를 개선하는데 적용될 수 있다. The sense amplifier using the positive feedback according to the embodiments of the present invention is not limited to a specific memory, but in addition to DRAM, SRAM, and Flash memory, MRAM, which is being developed as a next-generation memory, It can be used in sense amplifiers of all memories, including PRAM, etc., and can be applied to improve the response speed of the sense amplifiers.

상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다. Preferred embodiments of the present invention described above are disclosed for purposes of illustration, and those skilled in the art will be able to make various modifications, changes, and additions within the spirit and scope of the present invention. Additions should be considered to be within the scope of the following claims.

310a, 310b: 제1 포지티브 피드백 전류 싱크 회로
330a, 330b: 제2 포지티브 피드백 전류 싱크 회로
200a, 200b: 감지 증폭기 회로310a, 310b: first positive feedback current sink circuit
330a, 330b: second positive feedback current sink circuit
200a, 200b: sense amplifier circuit

Claims (15)

반도체 메모리 장치의 감지 증폭기에 있어서,
선택된 메모리 셀에 연결된 제1 비트라인과 결합된 제1 출력 노드 전압과 상기 선택된 메모리 셀에 연결되지 않은 제2 비트라인과 결합된 제2 출력 노드 전압간의 전압차를 센싱하여 증폭하는 감지 증폭기 회로;
상기 감지 증폭기 회로의 제1 출력 노드에 결합하여 감지 증폭기 인에이블 신호가 활성화된 상태에서 상기 제1 출력 노드 전압이 제1 논리 레벨을 가지고 상기 제2 출력 노드 전압이 제2 논리 레벨을 가지는 경우 상기 제1 출력 노드에 제1 전류 싱크 경로를 제공하여 상기 제1 출력 노드의 전압을 떨어뜨리도록 전류 싱크 동작하는 제1 포지티브 피드백 전류 싱크 회로; 및
상기 감지 증폭기 회로의 상기 제2 출력 노드에 결합하여, 상기 제1 포지티브 피드백 전류 싱크 회로의 상기 전류 싱크 동작에 의해 상기 제1 출력 노드의 전압이 떨어지는 경우 상기 제2 출력 노드에 대해 전류 싱크 동작을 수행하지 않는 제2 포지티브 피드백 전류 싱크 회로
를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기. In the sense amplifier of a semiconductor memory device,
A sense amplifier circuit for sensing and amplifying a voltage difference between a first output node voltage coupled with a first bit line coupled to a selected memory cell and a second output node voltage coupled with a second bit line not coupled to the selected memory cell;
The first output node voltage having a first logic level and the second output node voltage having a second logic level when coupled to a first output node of the sense amplifier circuit and the sense amplifier enable signal is active; A first positive feedback current sink circuit configured to provide a first current sink path to a first output node to operate a current sink to drop the voltage of the first output node; And
Coupled to the second output node of the sense amplifier circuit to perform a current sink operation on the second output node when the voltage of the first output node drops by the current sink operation of the first positive feedback current sink circuit. Second positive feedback current sink circuit not performing
A sense amplifier of a semiconductor memory device comprising a. 제1항에 있어서, 상기 제2 포지티브 피드백 전류 싱크 회로는
상기 감지 증폭기 인에이블 신호가 활성화된 상태에서 상기 제1 출력 노드 전압이 상기 제2 논리 레벨을 가지고 상기 제2 출력 노드 전압이 상기 제1 논리 레벨을 가지는 경우 상기 제2 출력 노드에 제2 전류 싱크 경로를 제공하여 상기 제2 출력 노드의 전압을 떨어뜨리도록 전류 싱크 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기.The circuit of claim 1, wherein the second positive feedback current sink circuit comprises:
A second current sink in the second output node when the first output node voltage has the second logic level and the second output node voltage has the first logic level while the sense amplifier enable signal is active. And providing a path to perform a current sink operation to drop the voltage of the second output node. 제1항에 있어서, 상기 제1 포지티브 피드백 전류 싱크 회로는
상기 제1 출력 노드에 응답하여 스위칭되는 제1 스위칭부;
상기 제 1 스위칭부에 결합되어 전류 미러로 동작하는 전류 미러부; 및
상기 제1 출력 노드와 결합하여 상기 제1 출력 노드에 상기 제1 전류 싱크 경로를 제공하여 상기 제1 출력 노드의 전압을 떨어뜨리도록 동작하는 전류 싱크부를 포함하는 것을 특징으로하는 반도체 메모리 장치의 감지 증폭기. The circuit of claim 1, wherein the first positive feedback current sink circuit comprises:
A first switching unit switched in response to the first output node;
A current mirror unit coupled to the first switching unit to operate as a current mirror; And
And a current sink unit coupled to the first output node to provide the first current sink path to the first output node to lower the voltage of the first output node. amplifier. 제3항에 있어서, 상기 전류 싱크부는 리셋 제어 신호에 응답하여 상기 제2 출력 노드의 전압을 초기화시키는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기. 4. The sense amplifier of claim 3, wherein the current sink unit initializes the voltage of the second output node in response to a reset control signal. 5. 제 4항에 있어서, 상기 제1 포지티브 피드백 전류 싱크 회로는
프리차지 제어 신호에 응답하여 온/오프 스위칭되는 제 2 스위칭부를 더 포함하되, 상기 제2 스위칭부는 턴온된 경우 상기 제1 포지티브 피드백 전류 싱크 회로의 동작을 중단시키는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기. The circuit of claim 4, wherein the first positive feedback current sink circuit comprises:
And a second switching unit switched on / off in response to a precharge control signal, wherein the second switching unit stops the operation of the first positive feedback current sink circuit when turned on. amplifier. 제 5항에 있어서, 상기 제1 포지티브 피드백 전류 싱크 회로는,
제1 PMOS 트랜지스터와, 제2 PMOS 트랜지스터와, 상기 제 1 스위칭부를 구성하는 제1 NMOS 트랜지스터와, 상기 전류 미러부를 구성하는 제2 NMOS 트랜지스터 및 제3 NMOS 트랜지스터와, 상기 전류 싱크부를 구성하는 제5 NMOS 트랜지스터를 포함하며,
상기 제 1 PMOS 트랜지스터는 제1 전원 전압에 소스 단자가 연결되고, 상기 제1 NMOS 트랜지스터에 드레인 단자가 연결되어 상기 감지 증폭기 인에이블 신호에 응답하여 스위칭 동작을 하고,
상기 제 2 PMOS 트랜지스터는 상기 제1 전원 전압에 소스 단자가 연결되고, 상기 제 3 NMOS 트랜지스터에 드레인 단자가 연결되어 상기 리셋 제어 신호에 응답하여 스위칭 동작을 하며,
상기 제 1 NMOS 트랜지스터는 게이트가 상기 제1 출력 노드에 연결되고 드레인은 상기 제1 PMOS 트랜지스터의 드레인에 연결되고,
상기 제 2 NMOS 트랜지스터는 드레인이 상기 제1 NMOS 트랜지스터의 소스에 연결되고 소스가 접지에 결합되고, 제 3 NMOS 트랜지스터는 게이트가 상기 제1 NMOS 트랜지스터의 소스에 연결되고 소스가 상기 접지에 결합되고 드레인이 상기 제 1 출력노드에 연결되며,
상기 제 5 NMOS 트랜지스터는 게이트가 상기 리셋 제어 신호에 결합되고 드레인은 상기 제2 출력 노드에 결합되며 소스는 상기 접지에 결합되는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기. The method of claim 5, wherein the first positive feedback current sink circuit,
A fifth PMOS transistor, a second PMOS transistor, a first NMOS transistor constituting the first switching unit, a second NMOS transistor and a third NMOS transistor constituting the current mirror unit, and a fifth constituting the current sink unit Includes an NMOS transistor,
The first PMOS transistor has a source terminal connected to a first power supply voltage, a drain terminal connected to the first NMOS transistor, and performs a switching operation in response to the sense amplifier enable signal.
The second PMOS transistor has a source terminal connected to the first power supply voltage, a drain terminal connected to the third NMOS transistor, and performs a switching operation in response to the reset control signal.
The first NMOS transistor has a gate connected to the first output node and a drain connected to a drain of the first PMOS transistor,
The second NMOS transistor has a drain connected to the source of the first NMOS transistor and a source coupled to ground, and a third NMOS transistor has a gate connected to the source of the first NMOS transistor and the source coupled to the ground and the drain Is connected to the first output node,
And the fifth NMOS transistor has a gate coupled to the reset control signal, a drain coupled to the second output node, and a source coupled to the ground. 제6항에 있어서, 상기 제1 포지티브 피드백 전류 싱크 회로는
게이트가 상기 프리차지 제어 신호에 결합되고 드레인이 상기 제3 NMOS 트랜지스터의 게이트에 연결되고 소스가 상기 접지에 결합되는 제4 NMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기. 7. The circuit of claim 6, wherein the first positive feedback current sink circuit is
And a fourth NMOS transistor having a gate coupled to the precharge control signal, a drain coupled to the gate of the third NMOS transistor, and a source coupled to the ground. 제6항에 있어서, 상기 제2 포지티브 피드백 전류 싱크 회로는
상기 제2 출력 노드에 응답하여 스위칭되는 제3 스위칭부;
상기 제3 스위칭부에 결합되어 전류 미러로 동작하는 제 1 전류 미러부; 및
상기 제2 출력 노드와 결합하여 상기 제2 출력 노드에 상기 제2 전류 싱크 경로를 제공하여 상기 제2 출력 노드의 전압을 떨어뜨리도록 동작하는 제 1 전류 싱크부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기. 7. The circuit of claim 6, wherein the second positive feedback current sink circuit is
A third switching unit switched in response to the second output node;
A first current mirror unit coupled to the third switching unit to operate as a current mirror; And
And a first current sink unit coupled to the second output node to provide the second current sink path to the second output node to lower the voltage of the second output node. Sense amplifiers. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 선택된 메모리 셀에 연결된 제1 비트라인과 결합된 제1 출력 노드 전압과 상기 선택된 메모리 셀에 연결되지 않은 제2 비트라인과 결합된 제2 출력 노드 전압간의 전압차를 센싱하여 증폭하는 감지 증폭기의 동작 방법에 있어서,
감지 증폭기 인에이블 신호가 활성화된 상태에서 상기 제1 출력 노드 전압이 제1 논리 레벨을 가지고 상기 제2 출력 노드 전압이 제2 논리 레벨을 가지는 경우 상기 제1 출력 노드에 제1 전류 싱크 경로를 제공하여 상기 제1 출력 노드의 전압을 떨어뜨리도록 전류 싱크 동작을 수행하는 단계를 포함하되,
상기 전류 싱크 동작에 의해 상기 제1 출력 노드의 전압이 떨어지는 경우 상기 제2 출력 노드에 대해 전류 싱크 동작을 수행하지 않는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기의 동작 방법. Operation of a sense amplifier that senses and amplifies a voltage difference between a first output node voltage coupled to a first bit line coupled to a selected memory cell and a second output node voltage coupled to a second bitline not coupled to the selected memory cell In the method,
Providing a first current sink path to the first output node when the first output node voltage has a first logic level and the second output node voltage has a second logic level while a sense amplifier enable signal is active. Performing a current sink operation to drop the voltage of the first output node,
And not performing a current sink operation on the second output node when the voltage of the first output node drops by the current sink operation. 제14항에 있어서,
상기 감지 증폭기 인에이블 신호가 활성화된 상태에서 상기 제1 출력 노드 전압이 상기 제2 논리 레벨을 가지고 상기 제2 출력 노드 전압이 상기 제1 논리 레벨을 가지는 경우 상기 제2 출력 노드에 제2 전류 싱크 경로를 제공하여 상기 제2 출력 노드의 전압을 떨어뜨리도록 전류 싱크 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기의 동작 방법. 15. The method of claim 14,
A second current sink in the second output node when the first output node voltage has the second logic level and the second output node voltage has the first logic level while the sense amplifier enable signal is active. And providing a path to perform a current sink operation to drop the voltage of the second output node.
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* Cited by examiner, † Cited by third party
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KR970003224A (en) * 1995-06-26 1997-01-28 이와사끼 히데히꼬 High Speed Differential Current Sense Amplifier with Positive Feedback
KR19990057920A (en) * 1997-12-30 1999-07-15 김영환 Sense Amplifiers in Semiconductor Memory Devices

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