KR970001370B1 - 54 bit multiplier - Google Patents

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KR970001370B1
KR970001370B1 KR1019940000249A KR19940000249A KR970001370B1 KR 970001370 B1 KR970001370 B1 KR 970001370B1 KR 1019940000249 A KR1019940000249 A KR 1019940000249A KR 19940000249 A KR19940000249 A KR 19940000249A KR 970001370 B1 KR970001370 B1 KR 970001370B1
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강명수
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엘지반도체 주식회사
문정환
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Abstract

an encoder(1) encoding a multiplier and a multiplicand by performing a modified Booth's algorithm; a compression block(2) which separates vertical data output of the encoder(1) into three and performing an arithmetic operation in each three 9-2 compressor, and compresses by operating the sum output of each three 9-2 compressor in each one 6-2 compressor; and an add block(3) generating a multiplication output by summing the sum of the output of the compression block(2) in sum and carry group.

Description

54비트 곱셈기54-bit multiplier

제1도 및 제2도는 4-2 압축기의 블럭도 및 회로도.1 and 2 are block diagrams and circuit diagrams of a 4-2 compressor.

제3도는 제1도 및 제2도에 있어서, 특성도.3 is a characteristic diagram in FIGS. 1 and 2.

제4도는 본 발명에 따른 54비트 곱셈기의 블럭도.4 is a block diagram of a 54-bit multiplier according to the present invention.

제5도는 제4도에 있어서, 압축 블럭의 상세 블럭도.5 is a detailed block diagram of a compression block in FIG.

제6도 및 제7도는 제5도에 있어서, 9-2 압축기의 블럭도 및 회로도.6 and 7 are block diagrams and circuit diagrams of the 9-2 compressor in FIG.

제8도 및 제9도는 제5도에 있어서, 6-2 압축기의 블럭도 및 회로도.8 and 9 are block diagrams and circuit diagrams of the 6-2 compressor in FIG.

제10도는 제8도 및 제9도에 있어서, 특성도.10 is a characteristic diagram according to FIGS. 8 and 9.

제11도 및 제12도는 본 발명에 적용된 일반적인 캐리 생성 회로도.11 and 12 are general carry generation circuit diagrams applied to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 엔코더 2 : 압축 블럭1: Encoder 2: Compression Block

3 : 가산 블럭 11~17,21~24 : 전가산기3: addition block 11-17, 21-24: full adder

XR1~XR34 : 배타적 오아게이트XR1 ~ XR34: Exclusive Oagate

본 발명은 압축기를 이용한 곱셈기에 관한 것으로 특히, 9-2 압축기 및 6-2 압축기를 이용함으로써 동작 속도를 향상시킴과 아울러 성능을 증대시킨 54비트 곱셈기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiplier using a compressor, and more particularly to a 54-bit multiplier that improves performance and improves performance by using a 9-2 compressor and a 6-2 compressor.

고속의 부동 소숫점 연산은 디지탈 시그널 프로세싱, 이미지 데이타 프로세싱등의 여러 응용 분야에 널리 사용되며 이러한 연산에 적용된 곱셈기는 시스템 특성 및 동작 속도를 결정하는 중요한 요소가 된다.High-speed floating point operations are widely used in many applications such as digital signal processing and image data processing. Multipliers applied to these operations are important factors in determining system characteristics and operating speed.

현재까지 제안된 곱셈기중 가장 성능이 우수한 것은 54비트 곱셈기로서 변형 부스(Booth) 알고리즘(modified Booth's Algorithm), 월러스 트리(Wallace's tree), CLA(Carry Look-ahead) 가산기를 이용하여 설계함으로써 동작 속도등에서 가장 우수한 것으로 평가되고 있다.The best performance of the proposed multipliers so far is the 54-bit multiplier, which is designed using modified Booth's Algorithm, Wallace's tree, and Carry Look-ahead (CLA) adder. It is evaluated as the best.

이 54비트 곱셈기는 월러스 트리를 구현하는데 있어 4-2 압축기를 이용함으로써 2개의 연속적인 전가산기로 효율적인 로직을 구성함에 의해 동작 속도를 향상시켰다.This 54-bit multiplier uses 4-2 compressors to implement the Wallace tree, speeding up operation by constructing efficient logic with two consecutive full adders.

제1도 및 제2도는 종래 4-2 압축기의 등가 블럭도 및 회로도로서 이에 도시된 바와 같이, 데이타(D0~D3)를 오아게이트, 낸드게이트 및 인버터를 통해 논리 조합하여 캐리 출력 신호(C0)를 생성하는 전가산기(100)와, 데이타(D0~D3) 및 캐리 입력(C1)을 배타적 오아게이트, 앤드게이트, 노아게이트 및 인버터에서 논리 조합하여 합 출력(SUM) 및 캐리(CA)를 발생시키는 전가산기(200)로 구성된 것으로, 이와같은 종래회로의 동작 과정을 제3도를 참조하여 설명하면 다음과 같다.1 and 2 are equivalent block diagrams and circuit diagrams of a conventional 4-2 compressor. As shown therein, the carry output signal C 0 may be logically combined with data D0 to D3 through an oragate, a NAND gate, and an inverter. ) By adding a total adder 100 that generates), the data D0 to D3 and the carry input C 1 in a logical or exclusive gate, an end gate, a noa gate, and an inverter to sum sum (SUM) and carry (C A). It is composed of a full adder 200 for generating a), the operation of such a conventional circuit will be described with reference to FIG.

데이타(D0~D3)가 4-2 압축기에 입력되면 전가산기(200)는 배타적 오아게이트에서 논리 연산한 후 전단의 캐리인 캐리 입력(C1)과 배타적 오아링하여 합(SUM)을 발생시킴과 아울러 상기 데이타(D0~D3)를 앤드게이트 및 노아게이트에서 논리 조합한 후 상기 배타적 노아게이트에서 논리 조합된 신호와 노아링하여 상기 논리 조합된 신호와 캐리 입력(C1)의 앤딩 신호와 노아링함으로써 다음 단에 캐리(CA)를 출력하게 된다.When the data D0 to D3 are input to the 4-2 compressor, the full adder 200 generates a sum by performing an exclusive operation with the carry input C 1 , which is the carry of the front end, after performing logical operation on the exclusive oragate. In addition, the data D0 to D3 are logically combined at the AND and NOA gates, and then logiced with the logically combined signals at the exclusive NOA gates, and the ending signals and NOAs of the logical combined signals and the carry inputs C 1 . The ring outputs a carry (C A ) to the next stage.

그리고, 데이타(D0~D3)가 입력된 전가산기(100)는 오아게이트에서 논리합한 후 낸딩하여 반전시킴으로써 캐리 출력 신호(C0)를 다음 단에 출력하게 된다.Then, the full adder 100 to which the data D0 to D3 are inputted outputs the carry output signal C 0 to the next stage by performing a logical sum on the O gate and inverting the result.

즉, 월러스 트리에 4-2 압축기를 적용하여 병렬 구성한 경우 4-2 압축기의 전송 지연 시간은 약 4.87ns로서 임계경로가 데이타 입력에서 캐리 출력까지이므로 임계 전송 지연 시간은 직렬 접속된 2개의 배타적 오아게이트와 2개의 노아게이트 및 1개의 인버터의 지연 시간의 합이 된다.In other words, when the 4-2 compressor is applied in parallel to the Wallace tree, the transmission delay time of the 4-2 compressor is about 4.87 ns, and since the critical path is from the data input to the carry output, the critical transmission delay time is two exclusive ORs connected in series. It is the sum of the delay times of the gate, two noah gates, and one inverter.

따라서, 병렬 구성된 곱셈기일 때 월러스 트리를 수행하기 위하여 4-2 압축기를 직렬로 4개 접속한 경우 압축에 의한 전송 지연 시간은 약 19.48ns이다.Therefore, when four 4-2 compressors are connected in series to perform the Wallace tree in a parallel multiplier, the transmission delay time due to compression is about 19.48 ns.

여기서, 4-2 압축기의 특성은 제3도에 도시한 바와 같다.Here, the characteristics of the 4-2 compressor are as shown in FIG.

그러나, 종래에는 동작 속도가 빠르다는 장점은 있지만 비트수가 높은 압축기를 사용하고 있음에도 4-2 압축 형태로만 압축기를 구현함으로써 효율적인 구성이 되지 못하는 문제점이 있었다.However, in the related art, although there is an advantage that the operation speed is fast, there is a problem in that an efficient configuration is not realized by implementing the compressor only in a 4-2 compression form even though a compressor having a high bit number is used.

본 발명은 이러한 종래의 문제점을 해결하기 위하여 9-2, 6-2 압축기등을 이용하여 고속의 동작 속도와 성능 향상으로 효율성을 증대시킨 54비트 곱셈기를 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In order to solve this problem, the present invention has been invented a 54-bit multiplier that improves efficiency by using a 9-2, 6-2 compressor, etc., with high operating speed and performance, with reference to the accompanying drawings. It will be described in detail as follows.

본 발명의 54비트 곱셈기는 제4도의 블럭도에 도시한 바와 같이, 승수와 피승수 데이타를 입력받아 변형 부스 알고리즘을 수행하여 부호화하는 엔코더(1)와, 이 엔코더(1)의 수직 데이타 출력을 압축하는 압축 블럭(2)과, 이 압축 블럭(2)의 출력을 합산하여 곱셈 출력을 생성하는 가산 블럭(3)으로 구성한 것으로, 상기 압축 블럭(2)은 제5도에 도시한 바와 같이 9-2 압축기의 합 출력을 6-2 압축기의 입력에 접속함과 아울러 상기 9-2 압축기의 캐리 출력을 다음 비트의 6-2 압축기의 입력에 접속하여 구성한다.As shown in the block diagram of FIG. 4, the 54-bit multiplier of the present invention compresses the encoder 1 which receives the multiplier and the multiplicative data, performs a transformed booth algorithm, and encodes the vertical data output of the encoder 1. Compression block (2) and an addition block (3) that adds the output of the compression block (2) to generate a multiplication output. The compression block (2) is shown in FIG. The sum output of the two compressors is connected to the input of the 6-2 compressor, and the carry output of the 9-2 compressor is connected to the input of the 6-2 compressor of the next bit.

상기 9-2 압축기는 제6도 및 제7도에 도시한 바와 같이, 데이타(D0~D2)를 논리 연산하여 캐리 출력 신호(C01)를 생성하는 전가산기(11)와, 데이타(D3~D5)를 논리 연산하여 캐리 출력 신호(C02)를 생성하는 전가산기(12)와, 데이타(D6~D8)를 논리 연산하여 캐리 출력 신호(C03)를 생성하는 전가산기(13)와, 데이타(D0~D8)를 논리 연산하여 캐리 출력 신호(C04)를 생성하는 전가산기(14)와, 캐리 입력(C11)(C12)(C13)을 논리연산하여 캐리 출력 신호(C05)를 발생시키는 전가산기(15)와, 캐리 입력(C11)(C12)(C13)(C14)와 상기 전가산기(14)의 논리 합신호를 연산하여 캐리 출력 신호(C06)를 발생시키는 전가산기(16)와, 이 전가산기(16)의 논리 합신호와 캐리 입력(C15)(C16)를 논리 연산하여 합 신호(SUM1)와 캐리(CA1)를 발생시키는 전가산기(17)로 구성한다.As shown in FIGS. 6 and 7, the 9-2 compressor performs a logic operation on the data D0 to D2 to generate a carry output signal C 0 1 and the data D3. Full adder 12 for generating carry output signal C 0 2 by logical operation of D5), and Full adder 13 for generating carry output signal C 0 3 by logical operation of data D6 to D8. ), The full adder 14 that logically operates the data D0 to D8 to generate the carry output signal C 0 4, and the carry inputs C 1 1 (C 1 2) (C 1 3). Of the full adder 15 that calculates and generates the carry output signal C 0 5, the carry inputs C 1 1 (C 1 2) (C 1 3) (C 1 4) and the full adder 14 Logic operation is performed on the full adder 16 which calculates the logic sum signal to generate the carry output signal C 0 6, and the logic sum signal of the full adder 16 and the carry input C 1 5 (C 1 6). the sum is composed of a signal (SUM1) and carry full adder (17) for generating a (C 1 a).

상기 6-2 압축기는 제8도 및 제9도에 도시한 바와 같이, 데이타(D10~D12)를 논리 연산하여 캐리 출력 신호(C011)를 생성하는 전가산기(21)와, 데이타(D13~D15)를 논리 연산하여 캐리 출력 신호(C012)를 생성하는 전가산기(22)와, 데이타(D10~D15)를 논리 연산하여 캐리 입력(C111)과 논리 조합함에 의해 캐리 출력 신호(C013)를 생성하는 전가산기(32)와, 캐리 입력(C111)(C112)(C113)과 상기 전가산기(23)의 논리 합신호를 논리 연산하여 합 신호(SUM2)와 캐리(CA2)를 발생시키는 전가산기(24)로 구성한다.As shown in FIGS. 8 and 9, the 6-2 compressor performs a logic operation on the data D10 to D12 to generate a carry output signal C 0 11 and the data D13. Carrier output signal by performing logical operation of ˜D15 to generate carry output signal C 0 12 and logical combination of data D10 ˜D15 to carry input C 1 11 to carry output signal. The logical sum signal of the full adder 32, the carry inputs C 1 11 (C 1 12) (C 1 13), and the full adder 23, which generates (C 0 13), is logically operated to add the sum signal ( SUM2), and is composed of a full adder 24 to generate a carry (C a 2).

상기 전가산기(11~13)(21,22) 자체와 전가산기(14~16)(23)의 출력 부분에 제11도와 같은 캐리 생성 회로를 형성하고 상기 전가산기(17)(24)의 출력 부분에 제12도와 같은 캐리 생성 회로를 형성하고 구성하게 된다.A carry generation circuit as shown in FIG. 11 is formed on the full adders 11 to 13 (21 and 22) and the output parts of the full adders 14 to 16 and 23, and the outputs of the full adders 17 and 24 are formed. The carry generation circuit shown in FIG. 12 is formed and configured in the portion.

여기서, 입력 신호가 동시에 구동되면 제11도와 같은 회로의 지연 시간을 제12도와 같은 회로에 비해 지연 시간이 짧은데, 제12도 회로의 임계경로가 제11도 회로의 임계경로보다 길기 때문이다.Here, when the input signal is driven simultaneously, the delay time of the circuit of FIG. 11 is shorter than that of the circuit of FIG. 12, because the threshold path of the circuit of FIG. 12 is longer than that of the circuit of FIG.

그러나, 제12도 회로에서 2개의 입력이 이미 구동된 상태에서 출력이 다른 입력에 의해 결정된다면 그 회로의 전송 지연 시간은 제11도 회로보다 약 20% 짧을 것이다.However, if the output is determined by another input while the two inputs are already driven in the FIG. 12 circuit, the transmission delay time of that circuit will be about 20% shorter than the FIG. 11 circuit.

이와같이 구성한 본 발명의 동작 및 작용 효과를 제10도의 특성도를 참조하여 상세히 설명하면 다음과 같다.The operation and the effect of the present invention configured as described above will be described in detail with reference to the characteristic diagram of FIG.

승수와 피승수인 54개의 데이타가 곱셈기에 입력되어 입력 레지스터에 저장된 후 엔코더(1)에 입력되면 변형 부스(Booth) 알고리즘을 수행함에 따라 수직 데이타를 월러스 트리(Wallace's tree)를 수행하기 위하여 압축 블럭(2)에 전송하게 된다.When 54 data, multiplier and multiplicand, are input to the multiplier, stored in the input register, and then input to the encoder (1), the compression block (Wallet's tree) is performed to perform vertical data as the transform booth algorithm. 2).

여기서, 엔코더(1)는 54개의 입력 데이타가 너무 길기 때문에 27번의 부분 곱셈을 수행하게 된다.Here, the encoder 1 performs 27 partial multiplications because the 54 input data are too long.

이때, 압축 블럭(2)은 엔코더(1)의 27개 수직 데이타를 입력받아 3개의 비트로 분할한 후 각 비트에 대해 3개가 병렬로 구성된 9-2 압축기에 입력시킴으로서 수직 데이타를 압축하여 수직 데이타의 수를 감소시키고 각 비트마다 압축에 의한 3개의 합신호를 6-2 압축기의 입력단에 인가함과 아울러 3개의 캐리를 다음 비트의 6-2 압축기의 입력단으로 인가함으로써 2개로 압축된 수직 데이타를 가산 블럭(3)에 출력하게 된다.At this time, the compression block 2 receives 27 vertical data of the encoder 1, divides the data into 3 bits, and inputs them to a 9-2 compressor having 3 parallel bits for each bit to compress the vertical data to obtain the vertical data. Reduce the number and add two compressed vertical data by applying three sum signal by compression to input terminal of 6-2 compressor for each bit and three carry to input terminal of 6-2 compressor of next bit. Output to block (3).

여기서, 엔코더(1)에서 수행된 부분 곱셈의 횟수가 27번임으로 압축 블럭(2)의 9-2 압축기는 데이타가 수직적으로 배열된 수직 데이타를 압축하는데 적당하다.Here, since the number of partial multiplications performed by the encoder 1 is 27, the 9-2 compressor of the compression block 2 is suitable for compressing vertical data in which data is arranged vertically.

즉, 압축 블럭(2)의 9-2 압축기는 제11도와 같이 구성한 전가산기(11~13)가 데이타(D0~D2)(D3~D5)(D6~D8)를 각기 논리 조합하여 캐리 출력 신호(C01)(C02)(C03)를 각기 발생시키고, 전가산기(14)가 상기 데이타(D0~D2)(D3~D5)(D6~D8)를 입력받아 배타적 오아게이트(XR1,XR2)(XR3,XR4)(XR5,XR6)에서 논리 연산한 후 제11도와 같이 구성된 앤드게이트, 노아게이트 및 인버터를 통해 논리 조합함으로써 캐리 출력 신호(C04)를 발생시키며, 제11도와 동일하게 구성된 전가산기(15)가 캐리 입력(C01~C03)을 논리 연산한 전가산기(15)가 래치 출력 신호(C015)를 발생시키게 되고, 전가산기(16)가 배타적 오아게이트(XR9,XR10)에서 캐리 입력(C01~C03)을 논리 연산함과 아울러 전가산기(14)의 배타적 오아게이트(XR2,XR4,XR6)의 출력을 배타적 오아게이트(XR7, XR8)에서 논리 연산하여 제11도와 같이 구성된 앤드게이트, 노아게이트 및 인버터에서 캐리 입력(C14)과 논리 조합하여 캐리 출력 신호(C06)를 발생시키게 된다.That is, in the 9-2 compressor of the compression block 2, the full adders 11 to 13 configured as shown in Fig. 11 carry a logical combination of data D0 to D2, D3 to D5, and D6 to D8, respectively, to carry output signals. (C 0 1) (C 0 2) and (C 0 3), respectively, and the full adder 14 receives the data (D0 to D2) (D3 to D5) (D6 to D8). After carrying out a logical operation in XR1, XR2) (XR3, XR4) (XR5, XR6), the carry output signal C 0 4 is generated by logical combination through an AND gate, a no gate, and an inverter configured as shown in FIG. The full adder 15 in which the full adder 15 configured in the same way as the logical operation of the carry inputs C 0 1 to C 0 3 generates the latch output signal C 0 15, and the full adder 16 In addition to the logical operation of the carry inputs (C 0 1 to C 0 3) in the exclusive oragate (XR9, XR10), the output of the exclusive oragate (XR2, XR4, XR6) of the full adder 14 is exclusive oragate (XR7). , Logical operation in XR8) The AND gate, the NOA gate, and the inverter generate a carry output signal C 0 6 in logical combination with the carry input C 1 4.

그리고, 9-2 압축기는 전가산기(17)가 전가산기(16)의 배타적 오아게이트(XR8,XR10)의 출력과 캐리 입력(C14)을 배타적 오아게이트(XR11,XR12)에서 논리합하여 제12도와 같이 구성한 오아게이트, 앤드게이트, 노아게이트 및 인버터에서 캐리 입력(C15)(C16)과 논리 조합함에 따라 캐리(CA1)를 발생시키고, 동시에 데이타(D2,D5,D8)와 전가산기(14)의 배타적 오아게이트(XR1,XR3,XR5)의 출력과 상기 전가산기(16)의 배타적 오아게이트(XR9)의 출력 및 캐리 입력(C14~C16)을 배타적 오아게이트(XR13~XR22)에서 논리 조합하여 합신호(SUM1)를 발생시키게 된다.In the 9-2 compressor, the full adder 17 combines the output of the exclusive oar gates XR8 and XR10 of the full adder 16 with the carry input C 1 4 at the exclusive ogates XR11 and XR12. Carry (C A 1) is generated by logical combination with carry input (C 1 5) (C 1 6) in OA, AND gate, NOA gate, and inverter configured as shown in Fig. 12, and data (D2, D5, D8) ) And the output of the exclusive oar gates XR1, XR3 and XR5 of the full adder 14 and the output and the carry inputs C 1 4 to C 1 6 of the exclusive oragate XR9 of the full adder 16 are exclusive. The sum signal SUM1 is generated by a logical combination in the orifices XR13 to XR22.

상기와 같이 동작하는 9-2 압축기는 15개의 입력을 배타적 오아링함에 의해 합신호(SUM1)를 발생시킬 수 있고, 캐리(CA1)는 배타적 오아링하여 제12도와 같은 캐리 생성 회로에 인가함으로써 생성시킬 수 있다.9-2 compressors that operate as described above, it is possible to generate a sum signal (SUM1) By the 15 input exclusive Iowa ring, carry (C A 1) by ring Iowa exclusively applied to the carry generating circuit of claim 12, help Can be generated.

여기서, 9-2 압축기의 임계경로는 데이타 입력 시점부터 캐리(CA1)가 출력할 때까지로서 전송 지연 시간은 6단으로 직렬 접속된 배타적 오아게이트(XR1~XR12)와 최종단의 제12도와 같은 캐리 생성 회로의 지연 시간의 합과 동등하다.Here, the critical path of the 9-2 compressor is from the data input time until the carry CA1 outputs, and the transmission delay time is the same as the exclusive OA gates XR1 to XR12 connected in series with six stages and the twelfth degree of the final stage. Equivalent to the sum of the delay times of the carry generation circuits.

즉, 제12도와 같은 캐리 생성 회로의 지연 시간이 약 0.77ns임으로 9-2 압축기의 전송 지연 시간은 약 9.17ns이 된다.That is, since the delay time of the carry generation circuit of FIG. 12 is about 0.77 ns, the transmission delay time of the 9-2 compressor is about 9.17 ns.

이것은 제12도와 같은 캐리 생성 회로의 두 입력(C15)(C16)이 이미 구동되었기 때문이다.This is because the two inputs C 1 5 (C 1 6) of the carry generation circuit as shown in FIG. 12 are already driven.

또한, 압축 블럭(2)의 6-2 압축기는 9-2 압축기의 3개의 합신호와 3개의 캐리를 입력받아 제11도와 같은 전가산기(21)(22)가 각기 데이타(D10~D12)(D13~D15)를 각기 논리 연산하여 캐리 출력 신호(C011)(C012)를 각기 발생시키고, 전가산기(23)가 데이타(D10~D12)를 배타적 오아게이트(XR23,XR24)에서 논리 연산함과 동시에 데이타(D13~D15)를 배타적 오아게이트(XR25,XR26)에서 논리 연산한 후 캐리 입력(C111)과 제11도와 같이 구성된 앤드게이트, 노아게이트 및 인버터에서 논리 조합함에 의해 캐리 출력 신호(C013)를 발생시키며, 전가산기(24)가 상기 전가산기(23)의 배타적 오아게이트(XR24,XR26)의 출력과 캐리 입력(C111)을 배타적 오아게이트(XR33~XR34)에서 논리 조합한 후 제12도와 같이 구성한 오아게이트, 앤드게이트, 노아게이트 및 인버터에서 캐리 입력(C112)(C113)과 논리 연산함으로써 캐리(CA2)를 발생시킴과 아울러 데이타(D5,D2), 상기 전가산기(23)의 배타적 오아게이트(XR23,XR25)의 출력 및 캐리 입력(C111~C113)을 배타적 오아게이트(XR27~XR32)에서 논리 연산함으로써 합 신호(SUM2)를 발생시키게 된다.In addition, the 6-2 compressor of the compression block 2 receives three sum signals and three carry signals of the 9-2 compressor, and the full adders 21 and 22 shown in FIG. 11 respectively provide data D10 to D12 ( Each of the D13 to D15 is logically operated to generate a carry output signal C 0 11 (C 0 12), respectively, and the full adder 23 generates data D10 to D12 at the exclusive orages XR 23 and XR 24. Simultaneously with the operation, the data D13 to D15 are logically operated on the exclusive oragates XR25 and XR26, and then carryed by logical combination in the carry input C 1 11 and the end gate, the noah gate, and the inverter configured as shown in FIG. The output signal C 0 13 is generated, and the full adder 24 exclusively outputs the outputs of the exclusive oar gates XR24 and XR26 of the full adder 23 and the carry inputs C 1 11 to the Xa33 to XR34. ) carry input (C 1 12) from a logic combination, constructed as shown in claim 12 help Iowa gate, aND gate, NOR gate and inverter (C 1 13) and logic operation By a carry (C A 2) the Sikkim and addition data (D5, D2), generating an output and a carry input (C 1 11 ~ C 1 13 ) of the exclusive Iowa gate (XR23, XR25) of the full adder 23 is exclusively The sum signal SUM2 is generated by performing a logical operation on the orifices XR27 to XR32.

상기와 같이 동작하는 6-2 압축기는 9개의 입력 데이타를 배타적 오아링함으로써 합신호(SUM2)를 생성하며, 캐리(CA2)는 배타적 오아링하여 제12도와 같이 구성한 회로에 인가함으로써 생성할 수 있다.6-2 compressors that operate as described above, be created by to produce a sum signal (SUM2) by exclusive Iowa ring of 9 input data, carry (C A 2) is the exclusive-ring Iowa applied to the circuit configured as help claim 12 Can be.

여기서, 6-2 압축기의 임계경로는 우측 6-2 압축기의 캐리 출력(C03)인 캐리 입력(C13)으로부터 현 6-2 압축기의 합 출력까지로서, 전송 지연 시간은 4단으로 직렬 접속된 배타적 오아게이트(XR27~XR32)와 제11도와 같은 회로의 전송 지연 시간의 합과 같다.Here, the critical path of the 6-2 compressor is from the carry input (C 1 3), which is the carry output (C 0 3) of the right 6-2 compressor, to the sum output of the current 6-2 compressor. It is equal to the sum of the transmission delay times of the series connected exclusive ogates XR27 to XR32 and the circuit shown in FIG.

즉, 일반적인 1.2um의 표준 CMOS 처리 과정의 모델을 기준으로 할 때 6-2 압축기의 전송 지연 시간은 약 6.61ns로서, 이것은 입력 펄스의 상승 시간을 1ns리 할 때 배타적 오아게이트의 지연 시간이 약 1.39ns이고, 제11도와 같은 캐리 생성 회로의 지연 시간이 약 1.00ns이기 때문이다.That is, based on a typical 1.2um standard CMOS processing model, the transmission delay time of the 6-2 compressor is about 6.61ns, which means that the delay time of the exclusive oragate is about 1ns when the input pulse rise time is 1ns. This is because the delay time of the carry generation circuit as shown in Fig. 11 is about 1.00ns.

이러한 602 압축기의 특성은 제10도에 도시한 바와 같다.The characteristics of such a 602 compressor are as shown in FIG.

그리고, 캐리 출력(C01)(C02)은 캐리 입력(C11)(C12)과 독립적으로 생성하게 되며 다른 출력 신호보다 빨리 출력하게 되고, 압축 블럭(2)에서 우측의 602 압축기의 캐리 출력인 다른 캐리 출력(C03)은 캐리 입력(C11)에 의해 생성되어지며 임계경로에 영향을 주지 않는다.The carry output C 0 1 (C 0 2) is generated independently of the carry input C 1 1 (C 1 2) and is output faster than the other output signals. The other carry output (C 0 3), which is the carry output of the 6 0 2 compressor, is generated by the carry input (C 1 1) and does not affect the critical path.

결론적으로, 압축 블럭(2)에서 월러스 트리를 수행하기 위한 압축 시간은 약 15.80ns로서 9-2 압축기와 6-2 압축기의 전송 지연 시간을 합산한 것이다.In conclusion, the compression time for performing the Wallace tree in the compression block 2 is about 15.80ns, which is the sum of the transmission delay times of the 9-2 and 6-2 compressors.

이에 따라, 압축 블럭(2)에서 엔코더(1)의 출력을 압축하여 2개의 수직 데이타를 출력하면 가산 블럭(3)은 108비트의 CLA(Carry Look-ahead) 가산기에 인가함으로써 합 신호와 캐리를 그룹별로 가산하는 방법에 의해 곱셈기의 최종 출력을 생성하게 된다.Accordingly, when the compression block 2 compresses the output of the encoder 1 and outputs two vertical data, the addition block 3 applies a sum signal and a carry by applying a 108 bit CLA (Carry Look-ahead) adder. The addition by group produces the final output of the multiplier.

여기서, 엔코더(1)와 108 비트의 가산 블럭(3)의 전송 지연 시간이 기존의 병렬 접속된 곱셈기의 전송 지연 시간과 같다고 가정하여도 본 발명 곱셈기의 총 전송 지연 시간은 약 20% 단축된다.Here, even if the transmission delay time of the encoder 1 and the 108-bit addition block 3 is equal to the transmission delay time of the conventional parallel-connected multiplier, the total transmission delay time of the multiplier of the present invention is reduced by about 20%.

상기에서 상세히 설명한 바와 같이 본 발명은 반복적인 회로 구조임으로 설계가 용이하고 전송 지연 시간을 단축하여 동작 속도를 향상시킴과 아울러 로직 동작을 정확히 수행하여 성능을 향상시킴으로써 디지탈 시그널 프로세서에 적용하기에 용이한 효과가 있다.As described in detail above, the present invention is an iterative circuit structure, which is easy to design, shortens the transmission delay time, improves the operation speed, and improves the performance by accurately performing the logic operation, which is easy to apply to the digital signal processor. It works.

Claims (11)

승수와 피승수 데이타를 입력받아 변형 부스(Booth) 알고리즘을 수행하여 부호화하는 엔코더(1)와, 이 엔코더(1)의 수직 데이타 출력을 3개로 분할하여 각기 3개의 9-2 압축기에서 연산하고 그 각각의 3개의 9-2 압축기의 합 출력을 각기 1개의 6-2 압축기에서 연산하여 압축하는 압축 블럭(2)과, 이 압축 블럭(2)의 출력을 합과 캐리 그룹별로 합산하여 곱셈 출력을 생성하는 가산 블럭(3)으로 구성한 것을 특징으로 하는 54비트 곱셈기.The encoder (1) receives multiplier and multiplicand data and performs the transformation booth algorithm, and divides the encoder (1) vertical data output into three and computes them in three 9-2 compressors, respectively. Compression block (2) which computes and compresses the sum outputs of the three 9-2 compressors in each of the 6-2 compressors, and generates the multiplication output by summing the outputs of the compression block (2) by the sum and carry group. A 54-bit multiplier comprising an addition block (3). 제1항에 있어서, 9-2 압축기의 캐리 출력은 다음 비트의 6-2 압축기의 입력에 접속되도록 구성한 것을 특징으로 하는 54비트 곱셈기.The 54-bit multiplier of claim 1, wherein the carry output of the 9-2 compressor is configured to be connected to the input of the 6-2 compressor of the next bit. 제2항에 있어서, 9-2 압축기는 데이타(D0~D2)를 논리 연산하여 캐리 출력 신호(C01)를 생성하는 전가산기(11)와, 데이타(D3~D5)를 논리 연산하여 캐리 출력 신호(C02)를 생성하는 전가산기(12)와, 데이타(D6~D8)를 논리 연산하여 캐리 출력 신호(C03)를 생성하는 전가산기(13)와, 데이타(D0~D8)를 논리 연산하여 캐리 출력 신호(C04)를 생성하는 전가산기(14)와, 캐리 입력(C11)(C12)(C13)을 논리 연산하여 캐리 출력 신호(C05)를 발생시키는 전가산기(15)와, 캐리 입력(C11)(C12)(C|13)(C14)와 상기 전가산기(14)의 논리 합신호를 연산하여 캐리 출력 신호(C06)를 발생시키는 전가산기(16)와, 이 전가산기(16)의 논리 합신호, 상기 전가산기(14)의 논리 합신호, 데이타(D2,D5,D8) 및 캐리 입력(C15)(C16)를 논리 연산하여 합 신호(SUM1)와 캐리(CA1)를 발생시키는 전가산기(17)로 구성한 것을 특징으로 하는 54비트 곱셈기.The compressor of claim 2, wherein the 9-2 compressor performs a logical operation on the data D0 to D2 to generate a carry output signal C 0 1, and a logical operation on the data D3 to D5 to carry the carry. Full adder 12 for generating output signal C 0 2, Full adder 13 for generating carry output signal C 0 3 by performing logical operation on data D6-D8, and data D0-D8. ), The pre-adder 14 for generating the carry output signal C 0 4 by logical operation, and the carry output signal C 0 5 for generating the carry output signal C 0 5 by performing a logical operation on the carry inputs C11 (C12) and C13. A logic output signal of the adder 15, the carry inputs C 1 1 (C 1 2) (C | 1 3) (C 1 4), and the full adder 14 is calculated to carry the output signal C 0 6. ) full adder 16 and the before logic sum signal, data (D2, D5, D8 in the adder (logical sum signal, the full adder (14 16)) for generating a) and a carry input (C 1 5) ( conducts logic operation to C 1 6) is configured as a full adder (17) for generating a sum signal (SUM1) and carry (C a 1) 54-bit multiplier, characterized by. 제3항에 있어서, 전가산기(11)는 데이타(D0,D1)를 논리곱하는 제1앤드게이트와, 데이타(D1,D2)를 논리곱하는 제2앤드게이트와, 데이타(D2,D0)를 논리곱하는 제3앤드게이트와, 상기 제1~제3앤드게이트의 출력을 노아링하는 노아게이트와, 이 노아게이트의 출력을 반전하여 캐리 출력 신호(C01)를 출력하는 인버터로 구성하고, 데이타(D3~D5)(D6~D8), 캐리 입력(C11~C13)를 각기 입력받는 전가산기(12)(13)(15)는 상기 전가산기(11)와 동일하게 구성한 것을 특징으로 하는 54비트 곱셈기.4. The full adder (11) according to claim 3, wherein the full adder (11) is configured to logically multiply the data (D0, D1), the second end gate (OR) by the data (D1, D2), and the data (D2, D0). A third end gate to be multiplied, a noar gate to noarize the outputs of the first to the third and third gates, and an inverter which inverts the output of the noar gate and outputs a carry output signal (C 0 1). The full adders 12, 13, and 15 that receive the inputs D3 to D5, D6 to D8, and the carry inputs C 1 1 to C 1 3, respectively, are configured in the same manner as the full adder 11. 54-bit multiplier. 제3항에 있어서, 전가산기(14)는 데이타(D0,D1)를 논리 연산하는 배타적 오아게이트(XR1)와, 이 배타적 오아게이트(XR1)의 출력과 데이타(D2)를 논리 연산하는 배타적 오아게이트(XR2)와, 데이타(D3,D4)를 논리 연산하는 배타적 오아게이트(XR3)와, 이 배타적 오아게이트(XR3)의 출력과 데이타(D5)를 논리 연산하는 배타적 오아게이트(XR4)와, 데이타(D6,D7)를 논리 연산하는 배타적 오아게이트(XR5)와, 이 배타적 오아게이트(XR5)의 출력과 데이타(D8)를 논리 연산하는 배타적 오아게이트(XR6)와, 상기 배타적 오아게이트(XR2)(XR4)의 출력을 논리곱하는 제1앤드게이트와, 상기 배타적 오아게이트(XR4)(XR6)의 출력을 논리곱하는 제2앤드게이트와, 상기 배타적 오아게이트(XR6)(XR2)의 출력을 논리곱하는 제3앤드게이트와, 상기 제1~제3앤드게이트의 출력을 노아링하는 노아게이트와, 이 노아게이트의 출력을 반전시키는 인버터로 구성한 것을 특징으로 하는 54비트 곱셈기.4. The exclusive adder (14) according to claim 3, wherein the full adder (14) comprises an exclusive oragate (XR1) for logically operating the data (D0, D1), and an output for the exclusive oragate (XR1) and an exclusive ora for logically operating the data (D2). An exclusive oragate XR3 for performing a logical operation on the gate XR2 and data D3 and D4, an exclusive oragate XR4 for performing an operation on the output and data D5 of the exclusive oragate XR3, Exclusive ore gate (XR5) for logical operation on data (D6, D7), Exclusive oragate (XR6) for logical operation on data (D8) and output of the exclusive oragate (XR5), and Exclusive oragate (XR2) A first end gate to AND the output of XR4), a second end gate to AND the output of the exclusive OG XR4 and XR6, and an output of the exclusive ORG XR6 XR2. A third end gate to be multiplied, a noah gate to noarize an output of the first to third end gates, and A 54-bit multiplier comprising an inverter that inverts the output of a noble gate. 제3항에 있어서, 전가산기(16)는 전가산기(14)의 배타적 오아게이트(XR2)(XR6)의 출력을 논리 연산하는 배타적 오아게이트(XR7)와, 이 배타적 오아게이트(XR7)의 출력과 상기 전가산기(14)의 배타적 오아게이트(XR4)의 출력을 논리 연산하는 배타적 오아게이트(XR8)와, 캐리 입력(C11,C12)을 논리 연산하는 배타적 오아게이트(XR9)와, 이 배타적 오아게이트(XR9)의 출력과 캐리 입력(C13)을 논리 연산하는 배타적 오아게이트(XR10)와, 상기 배타적 오아게이트(XR8)(XR10)의 출력을 논리곱하는 제1앤드게이트와, 상기 배타적 오아게이트(XR10)의 출력과 캐리 입력(C14)을 논리곱하는 제2앤드게이트와, 캐리 입력(C14)과 상기 배타적 오아게이트(XR8)의 출력을 논리곱하는 제3앤드게이트와, 상기 제1~제3앤드게이트의 출력을 노아링하는 노아게이트와, 이 노아게이트의 출력을 반전시키는 인버터로 구성한 것을 특징으로 하는 54비트 곱셈기.The exclusive adder (16) according to claim 3, wherein the full adder (16) is an exclusive oragate (XR7) for logically calculating the output of the exclusive oragate (XR2) (XR6) of the full adder (14), and the output of the exclusive oragate (XR7). And an exclusive oragate XR8 for logically operating the output of the exclusive oragate XR4 of the full adder 14, and an exclusive oragate XR9 for logically operating the carry inputs C 1 1 and C 1 2. And an exclusive oragate (XR10) for logically computing the output of the exclusive oragate (XR9) and the carry input (C 1 3), and a first and gate for ANDing the output of the exclusive oragate (XR8) (XR10). the exclusive Iowa output and carry input of the gate (XR10) (C 1 4) for logic multiplying the second and the aND gate, the carry input (C 1 4) and the third-and multiplying logic output of the exclusive-Iowa gate (XR8) A gate, a noah gate for noarizing the outputs of the first to the third and third gates, and an output of the noah gate 54-bit multiplier, characterized in that the inverter is configured to. 제3항에 있어서, 전가산기(17)가 전가산기(16)의 배타적 오아게이트(XR8,XR10)의 출력과 캐리 입력(C14)을 순차적으로 논리 연산하는 배타적 오아게이트(XR11,XR12)와, 캐리 입력(C15)(C16)을 각기 논리합, 논리곱하는 오아게이트, 제1앤드게이트와, 상기 오아게이트의 출력과 상기 배타적 오아게이트(XR12)의 출력을 논리곱하는 제2앤드게이트와, 상기 제1, 제2앤드게이트의 출력을 노아링하는 노아게이트와, 이 노아게이트의 출력을 반전시켜 캐리(CA1)를 발생시키는 인버터와, 데이타(D2,D5)를 논리 연산하는 배타적 오아게이트(XR14)와, 이 배타적 오아게이트(XR14)의 출력과 전가산기(14)의 배타적 오아게이트(XR1)의 출력을 논리 연산하는 배타적 오아게이트(XR15)와, 상기 전가산기(14)의 배타적 오아게이트(XR3,XR5)의 출력을 논리 연산하는 배타적 오아게이트(XR13)과, 이 배타적 오아게이트(XR13)의 출력과 상기 배타적 오아게이트(XR15)의 출력을 논리 연산하는 배타적 오아게이트(XR16)와, 데이타(D8)와, 캐리 입력(C13)을 논리 연산하는 배타적 오아게이트(XR17)와, 이 배타적 오아게이트(XR17)의 출력과 전가산기(16)의 배타적 오아게이트(XR9)의 출력을 논리 연산하는 배타적 오아게이트(XR18)와, 이 배타적 오아게이트(XR18)의 출력과 상기 배타적 오아게이트(XR16)의 출력을 논리 연산하는 배타적 오아게이트(XR19)와, 캐리 입력(C14)(C15)과 상기 배타적 오아게이트(XR19)의 출력을 논리 연산하는 배타적 오아게이트(XR20)과, 이 배타적 오아게이트(XR20)의 출력과 상기 배타적 오아게이트(XR19)의 출력을 논리 연산하는 배타적 오아게이트(XR21)와, 이 배타적 오아게이트(XR21)의 출력과 캐리 입력(C16)을 리 조합하여 합신호(SUM1)를 발생시키는 배타적 오아게이트(XR22)로 구성한 것을 특징으로 하는 54비트 곱셈기.Claim 3 wherein the full adder 17 is exclusively Iowa gate (XR8, XR10) output and a carry input (C 1 4) the exclusive Iowa gate (XR11, XR12) to logical operation in sequence of the full-adder 16. In the And an ordinal and a first end gate, which OR and OR the carry inputs C 1 5 and C 1 6, respectively, and a second end AND and an output of the output of the oar gate and the output of the exclusive oR XR12. Logic operation of a gate, a noah gate that noarizes the outputs of the first and second gates, an inverter that inverts the output of the noah gate and generates a carry (C A 1), and data (D2, D5) The exclusive oragate XR14 for performing logical operation on the output of the exclusive oragate XR14 and the output of the exclusive oragate XR1 of the full adder 14, and the full adder 14 Exclusive oragate (XR13) that logically computes the output of the exclusive oragate (XR3, XR5) of And exclusive Iowa gate output and the XOR Iowa gate exclusive Iowa gate (XR16) for a logic operation to the output of the (XR15) of (XR13), data (D8) and, exclusive Iowa gate logic computing the carry input (C 1 3) (XR17), an exclusive ogate (XR18) that logically computes the output of this exclusive orifice (XR17) and the output of the exclusive oragate (XR9) of the full adder (16), and the output of this exclusive oragate (XR18). and an exclusive Iowa gate (XR19) for a logic operation to the output of the exclusive-Iowa gate (XR16), the carry input (C 1 4) (C 1 5) and an exclusive Iowa to the logical operation of an output of the exclusive-Iowa gate (XR19) An exclusive oragate XR21 for performing a logical operation on the gate XR20, the output of the exclusive oragate XR20 and the output of the exclusive oragate XR19, the output and carry input of the exclusive oragate XR21, by Lee combining C 1 6) for generating a sum signal (SUM1) 54-bit multiplier, characterized in that the gate is configured to exclusive Iowa (XR22). 제2항에 있어서, 6-2 압축기는 데이타(D10~D12)를 논리 연산하여 캐리 출력 신호(C011)를 생성하는 전가산기(21)와, 데이타(D13~D15)를 논리 연산하여 캐리 출력 신호(C012)를 생성하는 전가산기(22)와, 데이타(D10~D15)를 논리 연산하여 캐리 입력(C111)과 논리 조합함에 의해 캐리 출력 신호(C013)를 생성하는 전가산기(23)와, 캐리 입력(C111)(C112)(C113)과 상기 전가산기(23)의 논리 합신호를 논리 연산하여 합신호(SUM2)와 캐리(CA2)를 발생시키는 전가산기(24)로 구성한 것을 특징으로 하는 54비트 곱셈기.The compressor of claim 2, wherein the 6-2 compressor performs a logical operation on the data (D10 to D12) to generate a carry output signal (C 0 11), and performs a logical operation on the data (D13 to D15). A carry output signal C 0 13 is generated by performing a logical operation on the full adder 22 that generates the output signal C 0 12 and the data D10 to D15 and performing a logical combination with the carry input C 1 11. The logical sum signal of the full adder 23, the carry inputs C 1 11 (C 1 12) (C 1 13), and the full adder 23 is logically operated to add the sum signal SUM2 and the carry C A 2. 54-bit multiplier characterized by consisting of a full adder (24) for generating a). 제8항에 있어서, 전가산기(21)는 데이타(D10,D11)를 논리곱하는 제1앤드게이트와, 데이타(D11,D12)를 논리곱하는 제2앤드게이트와, 데이타(D12,D10)를 논리곱하는 제3앤드게이트와, 상기 제1~제3앤드게이트의 출력을 노아링하는 노아게이트와, 이 노아게이트의 출력을 반전하여 캐리 출력 신호(C011)를 출력하는 인버터로 구성하고, 데이타(D13~D15)를 입력받아 전가산기(22)는 상기 전가산기(21)와 동일하게 구성한 것을 특징으로 하는 54비트 곱셈기.9. The full adder (21) according to claim 8, wherein the full adder (21) is configured to logically multiply the data (D10, D11), the second end gate (OR) by the data (D11, D12), and the data (D12, D10). A third end gate to be multiplied, a noar gate to noarize the outputs of the first to the third and third gates, and an inverter which inverts the output of the noar gate and outputs a carry output signal (C 0 11). 54-bit multiplier, characterized in that the full adder (22) is configured in the same way as the full adder (21). 제8항에 있어서, 전가산기(23)는 데이타(D10,D11)를 논리 연산하는 배타적 오아게이트(XR23)와, 이 배타적 오아게이트(XR23)의 출력과 데이타(D12)를 논리 연산하는 배타적 오아게이트(XR24)와, 데이타(D13,D14)를 논리 연산하는 배타적 오아게이트(XR25)와, 이 배타적 오아게이트(XR25)의 출력과 데이타(D15)를 논리 연산하는 배타적 오아게이트(XR26)와, 데이타(D6,D7)를 논리 연산하는 배타적 오아게이트(XR5)와, 이 배타적 오아게이트(XR5)의 출력과 데이타(D8)를 논리 연산하는 배타적 오아게이트(XR6)와, 상기 배타적 오아게이트(XR24)(XR26)의 출력을 논리곱하는 제1앤드게이트와, 상기 배타적 오아게이트(XR26)의 출력과 캐리 입력(C111)을 논리곱하는 제2앤드게이트와, 캐리 입력(C111)과 상기 배타적 오아게이트(24)의 출력을 논리곱하는 제3앤드게이트와, 상기 제1~제3앤드게이트의 출력을 노아링하는 노아게이트와, 이 노아게이트의 출력을 반전시키는 인버터로 구성한 것을 특징으로 하는 54비트 곱셈기.The exclusive adder (23) according to claim 8, wherein the full adder (23) includes an exclusive oragate (XR23) for performing logical operations on the data (D10, D11), and an output of the exclusive oragate (XR23) and an exclusive ora for performing a logical operation on the data (D12). An exclusive oragate XR25 for performing a logical operation on the gate XR24, data D13 and D14, an exclusive oragate XR26 for performing an operation on the output and data D15 of the exclusive oragate XR25, Exclusive ore gate (XR5) for performing logical operation on data (D6, D7), Exclusive orate (XR6) for performing logical operation on data (D8) and output of the exclusive oragate (XR5), and Exclusive orate (XR24). A first end gate to AND the output of XR26, a second end gate to AND the output of the exclusive ogate XR26 and a carry input C 1 11, a carry input C 1 11 and the A third end gate that ANDs the output of the exclusive oragate 24, and the first to third end gates; A 54-bit multiplier comprising a noah gate for noring the output of an output and an inverter for inverting the output of the noble gate. 제8항에 있어서, 전가산기(24)가 전가산기(23)의 배타적 오아게이트(XR24,XR26)의 출력과 캐리 입력(C111)을 순차적으로 논리 연산하는 배타적 오아게이트(XR33,XR34)와, 캐리 입력(C112)(C113)을 각기 논리합, 논리곱하는 오아게이트, 제1앤드게이트와, 상기 오아게이트의 출력과 상기 배타적 오아게이트(XR34)의 출력을 논리곱하는 제2앤드게이트와, 상기 제1, 제2앤드게이트의 출력을 노아링하는 노아게이트와, 이 노아게이트의 출력을 반전시켜 캐리(CA2)를 발생시키는 인버터와, 데이타(D5,D2)를 논리 연산하는 배타적 오아게이트(XR27)와, 이 배타적 오아게이트(XR27)의 출력과 캐리 입력(C111)을 논리 연산하는 배타적 오아게이트(XR29)와, 전가산기(23)의 배타적 오아게이트(XR23,XR25)의 논리 연산하는 배타적 오아게이트(XR28)과, 상기 배타적 오아게이트(XR28)(XR29)의 출력을 논리 연산하는 배타적 오아게이트(XR30)와, 캐리 입력(C112)(C113)을 논리 연산하는 배타적 오아게이트(XR31)와, 이 배타적 오아게이트(XR31)의 출력과 상기 배타적 오아게이트(XR30)의 출력을 논리 연산하는 합신호(SUM2)를 발생시키는 배타적 오아게이트(XR32)로 구성한 것을 특징으로 하는 54비트 곱셈기.The exclusive oargates XR33 and XR34 of claim 8, wherein the full adder 24 sequentially performs a logical operation on the outputs of the exclusive oar gates XR24 and XR26 and the carry inputs C 1 11 of the full adder 23. And a second end that logically ORs the carry inputs C 1 12 (C 1 13), and ORs and ORs the outputs of the OA gate and the output of the exclusive OGATE XR34, respectively. A logic operation on a gate, a noah gate that noarizes the outputs of the first and second gates, an inverter that inverts the output of the noah gate to generate a carry (C A 2), and data (D5, D2) Exclusive ogate (XR27), an exclusive oragate (XR29) that logically computes the output and carry input (C 1 11) of the exclusive oragate (XR27), and the exclusive oragate (XR23,) of the full adder (23). Exclusive orifice XR28 for logical operation of XR25 and output of the exclusive oragate XR28 and XR29 And logical operation exclusive Iowa gate (XR30) for a, the carry input (C 1 12) the output of the (C 1 13) the logical operation exclusive Iowa gate (XR31), and the exclusive Iowa gate (XR31), and the exclusive Iowa gate A 54-bit multiplier characterized by consisting of an exclusive ogate (XR32) for generating a sum signal (SUM2) for logical operation of the output of (XR30).
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