KR950024062A - 54-bit multiplier - Google Patents

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KR950024062A
KR950024062A KR1019940000249A KR19940000249A KR950024062A KR 950024062 A KR950024062 A KR 950024062A KR 1019940000249 A KR1019940000249 A KR 1019940000249A KR 19940000249 A KR19940000249 A KR 19940000249A KR 950024062 A KR950024062 A KR 950024062A
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강명수
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문정환
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Abstract

본 발명은 54비트 곱셈기에 관한 것으로, 종래에는 동작 속도가 빠르다는 장점은 있지만 비트수가 높은 압축기를 사용하고 있음에도 4-2압축 형태로만 압축기를 구현함으로써 효율적인 구성이 되지 못하는 문제점이 있었다. 이러한 점을 개선하기 위하여 본 발명은 9-2, 6-2 압축기등을 이용하여 고속의 동작 속도와 성능 향상으로 효율성을 증대시키도록 구성한 것으로, 본 발명은 반복적인 회로 구조임으로 설계가 용이하고 전송 지연 시간을 단축하여 동작 속도를 향상시킴과 아울러 로직 동작을 정확히 수행하여 성능을 향상시킴으로써 디지탈 시그널 프로세서에 용이하게 적용할 수 있는 효과가 있다.The present invention relates to a 54-bit multiplier, but conventionally has an advantage that the operating speed is fast, but there is a problem that can not be an efficient configuration by implementing the compressor only in the form of 4-2 compression, even when using a compressor with a high number of bits. In order to improve this point, the present invention is configured to increase efficiency by using a high speed and a high speed of operation using a 9-2, 6-2 compressor, etc. The present invention is a repetitive circuit structure, easy to design and transmit By reducing the delay time to speed up the operation, and by performing the logic operation correctly to improve the performance, it can be easily applied to the digital signal processor.

Description

54비트 곱셈기54-bit multiplier

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제4도는 본 발명 54비트 곱셈기의 블럭도.4 is a block diagram of a 54-bit multiplier of the present invention.

제5도는 제4도에 있어서, 압축 블럭의 상세 블럭도.5 is a detailed block diagram of a compression block in FIG.

제6도는 제5도에 있어서, 9-2 압축기의 블럭도 및 회로도.6 is a block diagram and circuit diagram of the 9-2 compressor in FIG.

Claims (11)

승수와 피승수 데이타를 입력받아 변형 부스(Booth) 알고리즘을 수행하여 부호화하는 엔코더(1)와, 이 엔코더(1)의 수직 데이타 출력을 월러스 트리를 수행함에 의해 압축하는 압축 블럭(2)과, 이 압축블럭(2)의 출력을 함과 캐리 그룹별로 합산하여 곱셈 출력을 생성하는 가산 블럭(3)으로 구성한 것을 특징으로 하는 54비트 곱셈기.An encoder (1) that receives multiplier and multiplicative data and performs a transformed booth algorithm, and a compression block (2) which compresses the vertical data output of the encoder (1) by performing a Wallace tree; 54-bit multiplier characterized in that the output of the compression block (2) consisting of an addition block (3) for generating a multiplication output by adding the sum and carry group. 제1항에 있어서, 압축 블럭(2)은 병렬 접속된 3개의 9-2 압축기의 합 출력을 현 비트의 6-2 압축기의 입력에 접속함과 아울러 상기 9-2 압축기의 캐리 출력을 다음 비트의 6-2 압축기의 입력에 접속하여 구성한 것을 특징으로 하는 54비트 곱셈기.2. The compression block (2) according to claim 1, wherein the compression block (2) connects the sum outputs of the three 9-2 compressors connected in parallel to the inputs of the 6-2 compressors of the current bit, and the carry output of the 9-2 compressors to the next bit. 54-bit multiplier characterized in that it is connected to the input of the 6-2 compressor. 제2항에 있어서, 9-2 압축기는 데이타(D0∼D2)를 논리 연산하여 캐리 출력 신호(Co1)를 생성하는 전가산기(11)와, 데이타(D3∼D5)를 논리 연산하여 캐리 출력 신호(Co2)를 생성하는 전가산기(12)와, 데이타(D6∼D8)를 논리 연산하여 캐리 출력 신호(Co3)를 생성하는 전가산기(13)와, 데이타(D0∼D8)를 논리 연산하여 캐리 출력 신호(Co4)를 생성하는 전가산기(14)와, 캐리 입력(Ci1)(Ci2)(Ci3)을 논리 연산하여 캐리 출력 신호(Co5)를 발생시키는 전가산기(15)와, 캐리 입력(Ci1)(Ci2)(Ci3)(Ci4)와 상기 전가산기(14)의 논리 합신호를 연산하여 캐리 출력 신호(Co6)를 발생시키는 전가산기(16)와, 이 전가산기(16)의 논리 합신호, 상기 전가산기(14)의 논리 합신호, 데이타(D2, D5, D8)및 캐리 입력(Ci5)(Ci6)를 논리 연산하여 합 신호(SUM1)와 캐리(CA1)를 발생시키는 전가산기(17)로 구성한 것을 특징으로 하는 54비트 곱셈기.The compressor of claim 2, wherein the 9-2 compressor performs a logical operation on the data D0 to D2 to generate a carry output signal Co1, and a carry output signal by performing a logical operation on the data D3 to D5. Full adder 12 for generating Co2, logical add operation for data D6 to D8, and full adder 13 for generating carry output signal Co3, and data D0 to D8 for logical carry Full adder 14 for generating output signal Co4, Full adder 15 for generating carry output signal Co5 by performing logical operation on carry inputs Ci1, Ci2 and Ci3, Carry input Ci1 (Ci2) (Ci3) (Ci4) and the full adder (16) which calculates the logic sum signal of the full adder (14) to generate a carry output signal (Co6), and the logical sum signal of the full adder (16). , full adder for generating a sum signal (SUM1) and carry (C a 1) conducts logic operation to the logical sum signal, the data (D2, D5, D8) and a carry input (Ci5), (Ci6) of said full adder (14) Characterized by consisting of 17 54-bit multiplier. 제3항에 있어서, 전가산기(11)는 데이타(D0, D1)를 논리 곱하는 앤드게이트와, 데이타(D1, D2)를 논리 곱하는 앤드게이트와, 데이타 (D2, D0)를 논리 곱하는 앤드게이트와, 상기 앤드게이트의 출력을 노아링하는 노아게이트와, 이 노아게이트의 출력을 반전하여 캐리 출력 신호(Co1)를 출력하는 인버터로 구성하고, 데이타(D3∼D5)(D6∼D8), 캐리입력(Ci1∼Ci3)를 각기 입력받는 전가산기(12)(13)(15)는 상기 전가산기(11)와 동일하게 구성한 것을 특징으로 하는 54비트 곱셈기.4. The full adder (11) according to claim 3, wherein the full adder (11) includes an AND gate for logically multiplying the data D0 and D1, an AND gate for logically multiplying the data D1 and D2, and an AND gate for logically multiplying the data D2 and D0. And an inverter for releasing the output of the AND gate, and an inverter for inverting the output of the noble gate and outputting a carry output signal Co1, and including data D3 to D5 (D6 to D8) and carry input. A 54-bit multiplier characterized in that the full adders (12) (13) (15) for receiving (Ci1 to Ci3) are respectively configured in the same way as the full adder (11). 제3항에 있어서, 전가산기(14)는 데이타(D0, D1)를 논리 연산하는 배타적 오아게이트(XR1)와, 이 배타적 오아게이트(XR1)의 출력과 데이타(D2)를 논리 연산하는 배타적 오아게이트(XR2)와, 데이타(D3, D4)를 논리 연산하는 배타적 오아게이트(XR3)와, 이 배타적 오아게이트(XR3)의 출력과 데이타(D5)를 논리 연산하는 배타적 오아게이트(XR4)와, 데이타(D6, D7)를 논리 연산하는 배타적 오아게아트(XR5)와, 이 배타적 오아게이트(XR5)의 출력과 데이타(D8)를 논리 연산하는 배타적 오아게이트(XR6)와, 상기 배타적 오아게이트(XR2)(XR4)의 출력을 논리 곱하는 앤드게이트와, 상기 배타적 오아게이트(XR4)(XR6)의 출력을 논리 곱하는 앤드게이트와, 상기 배타적 오아게이트(XR6)(XR2)의 출력을 논리 곱하는 앤드게이트와, 상기 앤드게이트의 출력을 노아링하는 노아게이트와, 이 노아게이트의 출력을 반전시키는 인버터로 구성한 것을 특징으로 하는 54비트 곱셈기.4. The exclusive adder (14) according to claim 3, wherein the full adder (14) comprises an exclusive oragate (XR1) for logically operating the data (D0, D1), and an output for the exclusive oragate (XR1) and an exclusive ora for logically operating the data (D2). An exclusive oragate XR3 for performing a logical operation on the gate XR2, data D3 and D4, an exclusive oragate XR4 for performing an operation on the output and data D5 of the exclusive oragate XR3, An exclusive orague art XR5 for logically operating data D6 and D7, an output of the exclusive oragate XR5 and an exclusive oragate XR6 for logically operating data D8, and the exclusive oragate An AND gate that logically multiplies the output of XR2) (XR4), an AND gate that logically multiplies the output of the exclusive ogate XR4 (XR6), and an AND gate that logically multiplies the output of the exclusive ogate XR6 (XR2). And a noble gate for noring the output of the AND gate, and the noble gate. A 54-bit multiplier comprising an inverter that inverts its output. 제3항에 있어서, 전가산기(16)는 전가산기(14)의 배타적 오아게이트(XR2)(XR6)의 출력을 논리연산하는 배타적 오아게이트(XR7)와, 이 배타적 오아게이트(XR7)의 출력과 상기 전가산기(14)의 배타적 오아게이트(XR4)의 출력을 논리 연산하는 배타적 오아게이트(XR8)와, 캐리 입력(Ci1, C12)을 논리연산하는 배타적 오아게이트(XR9)와, 이 배타적 오아게이트(XR9)의 출력과 캐리 입력(Ci3)을 논리 연산하는 배타적 오아게이트(XR10)와, 상기 배타적 오아게이트(XR8)(XR10)의 출력을 논리 곱하는 앤드게이트와, 상기 배타적 오아게이트(XR10)의 출력과 캐리 입력(Ci4)을 논리 곱하는 앤드게이트와, 캐리 입력(Ci4)과 상기 배타적 오아게이트(XR8)의 출력을 논리 곱하는 앤드게이트와, 이 앤드게이트의 출력을 노아링하는 노아게이트와, 이 노아게이트의·출력을 반전시키는 인버터로 구성한 것을 특징으로 하는 54비트 곱셈기.4. The exclusive adder (16) according to claim 3, wherein the full adder (16) logically computes the output of the exclusive oragate (XR2) (XR6) of the full adder (14), and the output of the exclusive oragate (XR7). An exclusive oragate XR8 for logically computing the output of the exclusive oragate XR4 of the full adder 14, an exclusive oragate XR9 for logically operating the carry inputs Ci1 and C12, and this exclusive ora An exclusive oragate XR10 that logically operates the output of the gate XR9 and the carry input Ci3, an AND gate that logically multiplies the output of the exclusive oragate XR8 and XR10, and the exclusive oragate XR10. An AND gate that logically multiplies the output of the carry input with the carry input Ci4, an AND gate that logically multiplies the output of the carry input Ci4 with the output of the exclusive ogate XR8, a noa gate that noarizes the output of the AND gate, Inverter that inverts the output of this noble gate 54-bit multiplier, characterized in that. 제3항에 있어서, 전가산기(17)는 전가산기(16)의 배타적 오아게이트(XR8, XR10)의 출력과 캐리입력(Ci4)을 순차적으로 논리 연산하는 배타적 오아게이트(XR11, XR12)와. 캐리 입력(Ci5)(Ci6)을 각기 논리합, 논리 곱하는 오아게이트, 앤드게이트와, 상기 오아게이트의 출력과 상기 배타적 오아게이트(XR12)의 출력을 논리 곱하는 앤드게이트와, 이 앤드게이트의 출력과 상기 앤드게이트의 출력을 노아링하는 노아게이트와, 이 노아게이트의 출력을 반전시켜 캐리(CA1)를 발생시키는 인버터와, 데이타(D2, D5)를 논리 연산하는 배타적 오아게이트(XR14)와, 이 배타적 오아게이트(XR14)의 출력과 전가산기(14)의 배타적 오아게이트(XR1)의 출력을 논리 연산하는 배타적 오아게이트(XR15)와, 상기 전가산기(14)의 배타적 오아게이트(XR3, XR5)의 출력을 논리 연산 하는 배타적 오아게이트(XR13)과, 이 배타적 오아게이트(XR13)의 출력(XR13)의 출력과 상기 배타적 오아게이트(XR15)의 출력을 논리 연산하는 배타적 오아게이트(XR16)와, 데이타(D8)와 캐리 입력(Ci3)을 논리 연산하는 배타적 오아게이트(XR17)와, 이 배타적 오아게이트(XR17)의 출력과 전가산기(16)의 배타적 오아게이트(XR9)의 출력을 논리 연산하는 배타적 오아게이트(XR18)과, 이 배타적 오아게이트(XR18)의 출력과 상기 배타적 오아게이트(XR16)의 출력을 논리 연산하는 배타적 오아게이트(XR19)와, 캐리 입력(Ci4)(Ci5)과 상기 배타적 오아게이트(XR19)의 출력을 논리 연산하는 배타적 오아게이트(XR20)과, 이 배타적 오아게이트(XR20)의 출력과 상기 배타적 오아게이트(XR19)의 출력을 논리 연산하는 배타적 오아게이트(XR21)와, 이 배타적 오아게이트(XR21)의 출력과 캐리 입력(Ci6)을 리 조합하여 합 신호(SUM1)를 발생시키는 배타적 오아게이트(XR22)로 구성한 것을 특징으로 하는 54비트 곱셈기.4. The exclusive adder (17) according to claim 3, wherein the full adder (17) sequentially performs a logical operation on the output of the exclusive oar gates (XR8, XR10) and the carry input (Ci4) of the full adder (16). An OR gate and AND gate for ORing and logically multiplying the carry inputs Ci5 and Ci6, an AND gate for logically multiplying the output of the OR gate and the output of the exclusive OG gate, and the output of the AND gate, and A noble gate for noring the output of the AND gate, an inverter for inverting the output of the noble gate to generate a carry (C A 1), an exclusive ora gate (XR14) for logically computing data (D2, D5), An exclusive oragate XR15 for logically computing the output of the exclusive oragate XR14 and the output of the exclusive oragate XR1 of the full adder 14, and the exclusive oragate XR3, XR5 of the full adder 14; Exclusive or gate XR13 for logical operation of the output of X), exclusive or gate XR16 for logical operation of the output of the output XR13 of the exclusive or gate XR13, and the output of the exclusive orifice XR15, and , Data (D8) and carry Exclusive ore gate (XR17) that logically operates the force Ci3, and exclusive oragate (XR18) that logically computes the output of the exclusive ogate (XR17) and the output of the exclusive oragate (XR9) of the full adder (16). And the exclusive oragate XR19 for logically computing the output of the exclusive oragate XR18 and the output of the exclusive oragate XR16, and the carry input Ci4 and Ci5 and the exclusive oragate XR19. Exclusive ore gate (XR20) for logically operating an output, Exclusive oragate (XR21) for logically computing the output of the exclusive oragate (XR20) and output of the exclusive oragate (XR19), and This exclusive oragate (XR21) 54-bit multiplier characterized by an exclusive oragate (XR22) for recombining the output of the < RTI ID = 0.0 >)< / RTI > 제2항에 있어서, 6-2 압축기는 데이타(D10∼D12)를 논리 연산하여 캐리 출력 신호(Co11)를 생성하는 전가산기(21)와, 데이타(D13∼D15)를 논리 연산하여 캐리 출력 신호(Co12)를 생성하는 전가산기(22)와, 데이타(D10∼D15)를 논리 연산하여 캐리 입력(Ci11)과 논리 조합함에 의해 캐리 출력 신호(Co13)를 생성하는 전가산기(23)와, 캐리 입력(Ci11)(Ci12)(Ci13)과 상기 전가산기(23)의 논리 합신호를 논리 연산하여 합 신호(SUM2)와 캐리(CA2)를 발생시키는 전가산기(24)로 구성한 것을 특징으로 하는 54비트 곱셈기.3. The compressor 6-2 according to claim 2, wherein the 6-2 compressor performs a logical operation on the data D10 to D12 to generate a carry output signal Co11, and a carry output signal by logically operating the data D13 to D15. Full adder 22 to generate Co12, full adder 23 to generate carry output signal Co13 by performing logical operation on data D10 to D15 and logical combination with carry input Ci11, and carry characterized in that the input (Ci11) (Ci12) configured to (Ci13) and a full adder (24) for generating a sum signal (SUM2) and carry (C a 2) by a logic operation the logic sum signal of said full adder (23) 54-bit multiplier. 제8항에 있어서, 전가산기(21)는 데이타(D10,D11)를 논리 곱하는 앤드게이트와, 데이타(D11,D12)를 논리 곱하는 앤드게이트와, 데이타(D12, D10)를 논리 곱하는 앤드게이트와, 상기 앤드게이트의 출력을 노아링하는 노아게이트와, 이 노아게이트의 출력을 반전하여 캐리 출력 신호(Co11)를 출력하는 인버터로 구성하고, 데이타(D13∼D15)를 입력 받는 전가산기(22)는 상기 전가산기(21)과 동일하게 구성한 것을 특징으로 하는 54비트 곱셈기.9. The full adder (21) according to claim 8, wherein the full adder (21) includes an AND gate for logically multiplying the data D10 and D11, an AND gate for logically multiplying the data D11 and D12, and an AND gate for logically multiplying the data D12 and D10. And a full adder 22 for inputting the data D13 to D15, comprising a noah gate that noarizes the output of the AND gate, and an inverter which inverts the output of the nogate and outputs a carry output signal Co11. The 54-bit multiplier characterized by the same configuration as the full adder (21). 제8항에 있어서, 전가산기(23)는 데이타(D10, D11)를 논리 연산하는 배타적 오아게이트(XR23)와, 이 배타적 오아게이트(XR23)의 출력과 데이타(D12)를 논리 연산하는 배타적 오아게이트(XR24)와, 데이타(D13,D14)를 논리 연산하는 배타적 오아게이트(XR25)와, 이 배타적 오아게이트(XR25)의 출력과 데이타(D15)를 논리 연산하는 배타적 오아게이트(XR26)와, 데이타(D6, D7)를 논리 연산하는 배타적 오아게이트(XR5)와, 이 배타적 오아게이트(XR5)의 출력과 데이타(D8)를 논리 연산하는 배타적 오아게이트(XR6)와, 상기 배타적 오아게이트(XR24)(XR26)의 출력을 논리 곱하는 앤드게이트와, 상기 배타적 오아게이트(XR26)의 출력과 캐리 입력(Ci11)을 논리 곱하는 앤드게이트와, 캐리 입력(Ci11)과 상기 배타적 오아게이트(XR24)의 출력을 논리 곱하는 앤드게이트와, 상기 앤드게이트의 출력을 노아링하는 노아게이트와, 이 노아게이트의 출력을 반전시키는 인버터로 구성한 것을 특징으로 하는 54비트 곱셈기.The exclusive adder (23) according to claim 8, wherein the full adder (23) includes an exclusive oragate (XR23) for performing logical operations on the data (D10 and D11), and an output of the exclusive oragate (XR23) and an exclusive ora for performing logical operations on the data (D12). An exclusive oragate XR25 for performing a logical operation on the gate XR24, data D13 and D14, an exclusive oragate XR26 for performing an operation on the output and data D15 of the exclusive oragate XR25, Exclusive ore gate (XR5) for performing logical operation on data (D6, D7), Exclusive orate (XR6) for performing logical operation on data (D8) and output of the exclusive oracle (XR5), and Exclusive orate (XR24). AND gate for logically multiplying the output of XR26, an AND gate for logically multiplying the output of the exclusive ogate XR26 and the carry input Ci11, and the output of the carry input Ci11 and the exclusive ogate XR24. An AND gate that is logically multiplied by, and an output of the AND gate is Ring 54 bit multiplier, characterized in that the inverter is configured to invert the NOR gate and the output of the NOR gate for. 제8항에 있어서, 전가산기(24)는 전가산기(23)의 배타적 오아게이트(XR24, XR26)의 출력과 캐리입력(Ci11)을 순차적으로 논리 연산하는 배타적 오아게이트(XR33,XR34)와, 캐리입력(Ci12)(Ci13)을 각기 논리 합, 논리 곱하는 오아게이트, 앤드게이트와, 상기 오아게이트의 출력과 상기 배타적 오아게이트(XR34)의 출력을 논리 곱하는 앤드게이트와, 이 앤드게이트의 출력과 상기 앤드게이트의 출력과 노아링하는 노아게이트와, 이 노아게이트의 출력을 반전시켜 캐리(CA2)를 발생시키는 인버터와, 데이타(D5, D2)를 논리 연산하는 배타적 오아게이트(XR27)와, 이 배타적 오아게이트(XR27)의 출력과 캐리 입력(Ci11)을 논리 연산하는 배타적 오아게이트(XR29)와, 전가산기(23)의 배타적 오아게이트(XR23,XR25)를 논리 연산하는 배타적 오아게이트(XR28)과, 상기 배타적 오아게이트(XR28)(XR29)의 출력을 논리 연산하는 배타적 오아세이트(XR30)과, 캐리 입력(Ci12)(Ci13)을 논리 연산하는 배타적 오아게이트(XR31)와, 이 배타적 오아게이트(XR31)의 출력과 상기 배타적 오아게이트(XR30)의 출력을 논리연산하여 합신호(SUM2)를 발생시키는 배타적 오아게이트(XR32)로 구성한 것을 특징으로 하는 54비트 곱셈기.The exclusive adder (24) according to claim 8, wherein the exclusive adder (24) includes an exclusive oragate (XR33, XR34) for sequentially performing logical operations on the outputs of the exclusive oar gates (XR24, XR26) and the carry input (Ci11) of the full adder (23), An OR gate and an AND gate that logically multiply and logically carry the carry inputs Ci 12 and Ci 13, an AND gate that logically multiplies the output of the O gate and the output of the exclusive O gate, and an output of the AND gate. A noa gate that noarizes with the output of the AND gate, an inverter for inverting the output of the noa gate to generate a carry (C A 2), and an exclusive ora gate (XR27) for logically computing data (D5, D2); An exclusive oragate XR29 for performing a logical operation on the output of the exclusive oracle XR27 and a carry input Ci11, and an exclusive oragate for performing an logical operation on the exclusive ogates XR23 and XR25 of the full adder 23. XR28) and the exclusive oragate (XR28) (XR29) Exclusive oacetate (XR30) for logical operation of output of < RTI ID = 0.0 >), exclusive oragate (XR31) for logical operation for carry inputs (Ci12) (Ci13), < / RTI > A 54-bit multiplier characterized by consisting of an exclusive ogate (XR32) for logically computing the output of XR30 to generate a sum signal (SUM2). ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100477913B1 (en) * 1997-12-30 2005-08-29 주식회사 하이닉스반도체 Multiplier with Booth Algorithm

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