Claims (5)
프로세서 B와 데이타 송/수신을 위한 칩선택신호(/CS), 읽기신호(/RD), 쓰기신호(/WR), 어드레스신호(ADDRESS), 데이타신호(DATA), 중앙처리장치신호(CPUCLK)를 선택적으로 발생하며, 리셋신호(/RESET), 웨이트신호(/WAIT), 인터럽트신호(/INT), 에러신호(/ERR)를 입력받는 프로세서 A와; 상기 프로세서 A의 칩선택신호(/CS), 읽기신호(/RD), 쓰기신호(/WR)를 각각 선택적으로 입력받는 모드레지스터(1), 어드레지스터(2), 송신데이타레지스터(3)와; 상기 모드레지스터(1), 어드레스레지스터(2), 송신데이타레지스터(3) 각각의 출력과 외부로부터 공급되는 클럭(CLK)를 입력받아, 프로세서 B데이타를 전송하기 위한 라인드라이브(TXD)(14)에 출력하는 병렬/직렬 레지스터(10)와; 라인드라이브(TXD)(14)와; 상기 병렬/직렬 레지스터(10)에서 입력받은 데이타를 동시에 입력받아 패리티를 발생하여 병렬/직렬 레지스터(10)에 출력하는 패리티 발생기(8)와; 상기 입력되는 데이타 값을 선택적으로 입력받아 시간지연 및 프로세서 A에 리셋신호(/RESET)를 제공하며, 그 값을 제1카운터(6)에 출력하는 웨이트레지스터(4); 제1카운터(6)와; 프로세서 B의 데이타를 프로세서 A로 전송하기 위한 라인리시브(RXD)(15)와; 라인리시브(RXD)(15)의 데이타를 입력받아, 에러패턴검출기(13)에서 신호를 입력받는 앤드게이트(9)에 출력하는 패리티체크레지스터(12)와, 프로세서 A에 데이타를 전송하며, 웨이트레지스터(4)에 신호를 선택적으로 출력하는 수신데이타버퍼(5)에 출력하는 직렬/병렬레지스터(11)와; 상기 에러패턴검출기(13), 라인리시브(RXD)(15)에서 출력된 값을 앤드게이트(9)에 출력하고, 앤드게이트(9)는 패리티체크레지스터(12), 에러패턴검출기(13)에서 입력받은 값에 의해 에러신호(/ERR)를 발생하여 프로세서 A에 출력하는 앤드게이트(9)와; 상기 모드레지스터(1)와, 수신데이타버퍼(5)의 출력을 입력으로 하여 인터럽트신호(/INT)를 프로세서 A에 출력하는 제2카운터(7)를 포함하여 구성함을 특징으로 하는 상대방 메모리를 이용한 두 프로세서간 비동기 직렬 통신 송/수신 장치.Chip select signal (/ CS), read signal (/ RD), write signal (/ WR), address signal (ADDRESS), data signal (DATA), central processing unit signal (CPUCLK) for processor B and data transmission / reception Is selectively generated, and receives a reset signal (/ RESET), a weight signal (/ WAIT), an interrupt signal (/ INT), and an error signal (/ ERR); A mode register (1), an address register (2), a transmission data register (3) which selectively receives the chip select signal (/ CS), the read signal (/ RD), and the write signal (/ WR) of the processor A, respectively. ; A line drive (TXD) 14 for receiving the output of each of the mode register 1, the address register 2, the transmission data register 3 and a clock CLK supplied from the outside, and transmitting the processor B data. A parallel / serial register 10 for outputting to the output; A line drive (TXD) 14; A parity generator 8 which simultaneously receives data input from the parallel / serial register 10 and generates parity and outputs the parity to the parallel / serial register 10; A wait register (4) which selectively receives the input data value and provides a time delay and a reset signal (/ RESET) to the processor A, and outputs the value to the first counter 6; A first counter 6; A line receive (RXD) 15 for transmitting data from processor B to processor A; The data is transmitted to the parity check register 12 and the processor A which receives the data of the line receive (RXD) 15 and outputs it to the AND gate 9 which receives the signal from the error pattern detector 13 and the weight of the weight. A serial / parallel register 11 for outputting to a receive data buffer 5 for selectively outputting a signal to a register 4; The value output from the error pattern detector 13 and the line receive (RXD) 15 is output to the AND gate 9, and the AND gate 9 is output from the parity check register 12 and the error pattern detector 13. An AND gate 9 which generates an error signal / ERR and outputs the same to the processor A according to the input value; And a second counter (7) for outputting the interrupt signal (/ INT) to the processor A by inputting the mode register (1) and the output of the reception data buffer (5). Asynchronous serial communication transmitter / receiver between two processors.
제1항에 있어서, 상기 프로세서 A에서 프로세서 B로 데이타를 쓸려고 할 경우는 프로세서 A에서 /CS, /WR를 ′로우'상태로 하여, 어드레스(ADDRESS)가 송/수신 데이타 영역가운데 있을 때에 모드레지스터(1)에 스기(WRITE) 모드 값이 입력되도록 하고, 동시에 어드레스 라인에 있는 값이 어드레스레지스터(2)에 입력되며, 데이타라인에 있는 값이 송신데이타레지스터(3)에 입력되도록 하여, 프로세서 A의 CPR속도가 악세스 타이밍보다 빠를 때에는 웨이트할 CPRCLK의 갯수를 어드레스를 웨이트레지스터 영역으로 하여, 웨이트레지스터(4)에 입력하고, 웨이트레지스터(4)의 리셋 값이 최대값이 되도록하며, 상기 웨이트레지스터(4)값 만큼 지연되어 어드레스레지스터(2), 송신데이타레지스터(3)에 입력되면, 병렬/직렬레지스터(10)에 의해 모드레지스터(1), 어드레스레지스터(2), 데이타레지스터(3)의 순서대로 레지스터의 병렬값이 직렬값 라인드라이브의 신호(TXD)가 되어 출력토록 함을 특징으로 하는 상대방 메모리를 이용한 두 프로세서간 비동기 직렬 통신 송/수신 장치.2. The method of claim 1, wherein the processor A attempts to write data from the processor B to / CS and / WR in the low state, and the mode register is located when the address ADDRESS is in the transmit / receive data area. The write mode value is input to (1), the value on the address line is input to the address register 2, the value on the data line is input to the transmission data register 3, and the processor A When the CPR speed is faster than the access timing, the number of CPRCLKs to be weighted is input to the wait register 4 using the address as the wait register area, so that the reset value of the wait register 4 becomes the maximum value, and the wait register (4) When the value is delayed and input to the address register 2 and the transmission data register 3, the mode register 1 and the address register are transferred by the parallel / serial register 10. 2, the asynchronous serial communication transmission / reception device between the two processors using the other memory, characterized in that the ever the parallel value of the register in the order of the data register 3 is a signal (TXD) of the series value the line driver outputs.
제2항에 있어서, 상기 병렬/직렬 레지스터(10)에 들어오는 입력 데이타들은 동시에 패리티발생기(8)로 입출력되어 패리티를 만들어 병렬/직렬 레지스터(10)에 입력하고, 병렬/직렬 레지스터(10)에서 출력된 데이타는 먼거리까지 드라이브하기 위해 라인드라이브(TXD)(14)를 사용하여 프로세서 B로 전송토록 함을 특징으로 하는 상대방 메모리를 이용한 두 프로세서간 비동기 직렬 통신 송/수신 장치.The input / output data of the parallel / serial register (10) is simultaneously inputted and outputted to the parity generator (8) to generate parity and input to the parallel / serial register (10). Asynchronous serial communication between the two processors using a counterpart memory, characterized in that the output data is sent to the processor B using a line drive (TXD) (14) to drive to a long distance.
제1항에 있어서, 프로세서A가 프로세서B의 데이타를 읽고자 할 경우는 프로세서 A에서 /CS, /RD를 ‘로우’상태로 하고, 어드레스가 송/수신 데이타 영역가운데 있을 때에 모드레지스터(1)에 읽기(READ)모드 값이 입력되도록 하고, 동시에 어드레스 라인에 있는 값이 어드레스레지스터(2)에 입력되도록 하며, 데이타라인에 있는 값이 송신데이타레지스터(3)에 입력되도록 하여, 웨이트 신호는 웨이트레지스터(4)값 만큼 지연시키고, 라인리시브의 신호(RXD)가 라인리시브(RXD)(15)를 통해 출력되고, 이 라인리시브의 신호(RXD)가 정상상태 일 때 스타트비트를 카운트(7)를 입력하여, 상기 RXD가 직렬/병렬레지스터(11)에 입력되어 병렬데이타DATA'가 수신데이타버퍼(5)에 저장하고, /INT신호를 ‘하이’에서 ‘로우’로 만들어서, 프로세서 A에서 인터럽트를 인식하여, /CS, /RD가 ‘로우’상태가 되도록 하고, 어드레스가 송/수신 데이타 영역을 가리킬 때 /INT신호는 ‘하이’로 되도록 하며, 데이타(DATA)라인에 실리는 수신데이타레지스터의 값을 프로세서 A가 읽도록 함을 특징으로 하는 상대방 메모리를 이용한 두 프로세서간 비동기 직렬 통신 송/수신 장치.The processor A of claim 1, wherein when processor A wants to read the data of processor B, processor A puts / CS and / RD in a 'low' state, and the mode register 1 when the address is in the transmission / reception data area. The read mode value is input to the address register, the value on the address line is input to the address register 2, the value on the data line is input to the transmission data register 3, and the weight signal is weighted. Delay by the value of the register (4), the line receive signal (RXD) is output through the line receive (RXD) 15, and the start bit is counted when the line receive signal (RXD) is in the normal state (7). RXD is inputted to the serial / parallel register 11 to store parallel data DATA in the reception data buffer 5 and makes the / INT signal from 'high' to 'low', thereby interrupting processor A. Recognizes / CS, / Let RD go 'low', the / INT signal go high when the address points to the send / receive data area, and let processor A read the value of the receive data register on the data line. Asynchronous serial communication transmission / reception device between two processors using a counterpart memory.
제4항에 있어서, 상기 직력/병렬레지스터(11)에서 출력된 병렬데이타가 패리티체크레지서터(12)를 통해 패리티를 체크 했을 때, 패리티 에러가 발생시에 논리게이트(9)를 통해 /ERR신호를 ‘로우’로 만들고, 라인리시브(RXD)(15)에서 출력된 RXD가 에러 패턴을 가질 때 에러검출기(13)를 통해 에러를 체크하며, 논리게이트(9)를 통해 /ERR신호를 ‘로우’로 만들어 줌으로서 에러를 검출토록 함을 특징으로 하는 상대방 메모리를 이용한 두 프로세서간 비동기 직렬 통신 송/수신 장치.5. The / ERR signal according to claim 4, wherein when parallel data output from the series force / parallel register 11 checks parity through the parity check register 12, a parity error occurs through the logic gate 9. Is set to 'low', the error is checked through the error detector 13 when the RXD output from the line receive (RXD) 15 has an error pattern, and the / ERR signal is set to 'low' through the logic gate 9. Asynchronous serial communication transmitter / receiver between two processors using a counterpart's memory, characterized by an error detection function.