KR960032182A - 데이타 프로세서 - Google Patents

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KR960032182A
KR960032182A KR1019960002404A KR19960002404A KR960032182A KR 960032182 A KR960032182 A KR 960032182A KR 1019960002404 A KR1019960002404 A KR 1019960002404A KR 19960002404 A KR19960002404 A KR 19960002404A KR 960032182 A KR960032182 A KR 960032182A
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KR
South Korea
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data
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data processor
operand
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KR1019960002404A
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Inventor
바산트 알게이드 프라모드
Original Assignee
제임스 에이취. 폭스
에이티 앤드 티 코포레이션
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    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0895—Caches characterised by their organisation or structure of parts of caches, e.g. directory or tag array

Abstract

마이크로 프로세서는 고속 신호 처리 동작을 수행하는 곱셈-누산 유닛(MAU)(305)을 포함한다. 제1 및 제2캐시 부분(301, 302)은 곱셈-누산(MAC) 명령이 실행될때 MAU에 직접 제1 및 제2오퍼랜드(x,y)를 제공한다. 또한, 정상적 명령이 실행될때 상기 제1 또는 제2캐시 부분중 어느 한 부분으로 부터 데이타를 선택하기 위한 다중화기(301, 311)가 포함된다.
캐시 부분으로의 데이타 기록을 제어하기 위해 부가적인 "재구성" 비트(44)와 "웨이" 비트(43)를 포함하는 페이지 테이블 엔트리(제4도)를 갖는 변환 색인 버퍼가 포함될 수도 있다.
이 방식에서, 마이크로 프로세서는 종래의 세트 어소시어티브 캐시를 사용하여 두개이상의 오퍼랜드를 동시에 액세스할 수도 있다.

Description

데이타 프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 마이크로 프로세서의 예시적 실시예를 도시하는 도면,
제4도는 본 발명에 따른 예시적 페이지 테이블 엔트리를 도시하는 도면,
제5도는 본 발명을 구현하는데에 사용될 수 있는 예시적 변환색인 버퍼(translation lookaside buffer)를 도시하는 도면.

Claims (6)

  1. 명령 레지스터(314)와, 제1캐시 부분(301)과 제2캐시부분(302)을 포함하는 n웨이 세트 어소시어티브 캐시(여기서, n은 2이상) 및, 명령이 실행될때 제1 및 제2오퍼랜드(x,y)에 작용하는 기능성 유닛(305)을 포함하는 데이타 프로세서에 있어서, 특정 유형의 명령이 실행될때, 상기 기능성 유닛에 상기 제1오퍼랜드(x)를 공급하기 위한 제 1 캐시 부분으로 부터의 제1신호 경로(325) 및 상기 제1 오퍼 랜드와 동시에 상기 가능성 유닛에 상기 제2오퍼랜드(y)를 공급하기 위한 상기 제2캐시 부분으로부터의 제2신호 경로(327)와; 다른 유형의 명령이 실행될 때, 상기 제1 및 제2캐시부분중 어느 한 부분으로부터 데이타를 선택하는 다중화기(310,311)를 포함하는 것을 특징으로 하는 데이타 프로세서.
  2. 제1항에 있어서, 데이타가 상기 캐시에 기록되는 방법을 제어하는 재구성 필드(44)를 포함하는 페이지 테이블 엔트리(제4도)를 갖는 변환 색인 버퍼(500)를 더 포함하는 것을 특징으로 하는 데이타 프로세서.
  3. 제2항에 있어서, 상기 페이지 테이블 엔트리는, 제1세트의 데이타가 짝수-웨이 직접 사상 캐시에 기록되고 제2세트의 데이타가 홀수-웨이 직접 사상 캐시에 기록되는 것을 제공하는 웨이필드(43)를 더 포함하는 것을 특징으로 하는 데이타 프로세서.
  4. 제1항에 있어서, 상기 명령 레지스터는 상기 캐시 부분으로이 데이타 기록을 제어하는 적어도 하나의 제어 비트(313)를 포함하는 것을 특징으로 하는 데이타 프로세서.
  5. 제1항에 있어서, 상기 특정 유형의 명령은 곱셈-누산 명령을 포함하는 것을 특징으로 하는 데이타 프로세서.
  6. 제1항에 있어서, 상기 기능성 유닛은 곱셈-누산 유닛인 것을 특징으로 하는 데이타 프로세서.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960002404A 1995-02-03 1996-02-01 데이타 프로세서 KR960032182A (ko)

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