Claims (8)
입력신호를 반전하여 출력하는 제1반전부와, 상기 제1반전부의 출력신호를 반전하여 출력하는 제2반전부와, 제어신호에 따라 입력단의 모스트랜지스터의 사이즈 비를 다르게 하여 CMOS레벨 또는 TTL레벨로 동작 하도록 하는 제어부로 구성한 것을 특징으로 하는 입력버퍼회로.CMOS level or TTL level by varying the size ratio of the MOS transistor of the input terminal according to the control signal and the first inverting unit for inverting and outputting the input signal, the second inverting unit for inverting and outputting the output signal of the first inverting unit Input buffer circuit, characterized in that configured as a control unit to operate.
제1항에 있어서, 상기 제1반전부는 게이트단자는 입력단자와 접속되고 소스단자는 전원전압단과 접속되며 드레인단자는 게이트단자가 입력단자와 접속되고 소스단자가 접지된 제1엔모스트랜지스터의 드레인단자에 접속된 제1피모스트랜지스터로 이루어진 것을 특징으로 하는 입력버퍼회로.2. The drain of the first NMOS transistor according to claim 1, wherein the first inverting portion is connected to a gate terminal of an input terminal, a source terminal of the first inverting terminal is connected to a power supply voltage terminal, and a drain terminal of the first inverted transistor is connected to an input terminal of a first terminal. An input buffer circuit comprising a first PMOS transistor connected to a terminal.
제1항에 있어서, 상기 제2반전부는 게이트단자는 상기 제1피모스트랜지스터의 드레인단자에 접속되고 소스단자는 전원전압단과 접속되며 드레인단자는 게이트단자가 상기 제1피모스트랜지스터의 드레인단자에 접속되고 소스단자가 접지된 제2엔모스트랜지스터의 드레인단자에 접속된 제2피모스트랜지스터로 이루어진 것을 특징으로 하는 입력버퍼회로.2. The gate driving circuit of claim 1, wherein the second inverting unit has a gate terminal connected to a drain terminal of the first PMOS transistor, a source terminal connected to a power supply voltage terminal, and a drain terminal of the gate terminal connected to the drain terminal of the first PMOS transistor. An input buffer circuit comprising a second PMOS transistor connected to a drain terminal of a second NMOS transistor connected to a source terminal grounded.
제1항에 있어서, 상기 제어부는 제어신호를 반전하여 출력하는 제1인버터와, 상기 제1인버터의 출력에 따라 입력신호를 전달하는 전송게이트와, 제어신호에 따라 온/오프되어 상기 전송게이트의 출력신호를 제어하는 제3엔모스트랜지스터와, 상기 제3엔모스트랜지스터의 온/오프에 따라 구동하여 입력단의 모스트랜지스터의 사이즈 비를 변화 시키는 제4엔모스트랜지스터로 구성한 것을 특징으로 하는 입력버퍼회로.The control apparatus of claim 1, wherein the control unit comprises: a first inverter for inverting and outputting a control signal; a transmission gate for transmitting an input signal according to the output of the first inverter; An input buffer circuit comprising a third NMOS transistor for controlling an output signal and a fourth NMOS transistor for driving the ON / OFF state of the third NMOS transistor to change the size ratio of the MOS transistor at the input terminal. .
입력신호를 반전하여 출력하는 제1반전부와, 상기 제1반전부의 출력신호를 반전하여 출력하는 제2반전부와, 제어신호에 따라 출력단의 모스트랜지스터의 사이즈 비를 변화시켜 CMOS레벨 또는 TTL레벨로 동작하도록 제어하는 제어부로 구성한 것을 특징으로 하는 출력버퍼회로.A first inverting unit for inverting and outputting an input signal, a second inverting unit for inverting and outputting an output signal of the first inverting unit, and a CMOS level or a TTL level by varying the size ratio of the MOS transistor of the output terminal according to a control signal Output buffer circuit comprising a control unit for controlling to operate.
제5항에 있어서, 상기 제1반전부는 병렬로 연결된 제1 및 제2인버터로 이루어진 것을 특징으로 하는 출력버퍼회로.6. The output buffer circuit according to claim 5, wherein the first inverting portion comprises first and second inverters connected in parallel.
제5항에 있어서, 상기 제2반전부는 게이트단자는 상기 제1인버터의 출력단자와 접속되고 소스단자는 전원전압단과 접속되며 드레인단자는 게이트단자가 상기 제2인버터의 출력단자와 접속되고 소스단자가 접지된 제1엔모스트랜지스터의 드레인단자에 접속된 제1피모스트랜지스터로 이루어진 것을 특징으로 하는 출력버퍼회로.The method of claim 5, wherein the second inverting portion is a gate terminal is connected to the output terminal of the first inverter, the source terminal is connected to the power supply voltage terminal, the drain terminal is connected to the output terminal of the second inverter and the source terminal And a first PMOS transistor connected to the drain terminal of the first NMOS transistor having the ground.
제5항에 있어서, 상기 제어부는 제어신호를 반전하여 출력하는 제3인버터와 상기 제3인버터의 출력신호에 따라 온/오프되어 상기 제1반전부의 출력신호를 전달하는 전송게이트와, 제어신호에 따라 온/오프되어 전원전압 또는 상기 전송게이트의 출력신호를 전달하는 제2피모스트랜지스터 소스단자는 전원전압단과 접속되고 드레인단자는 상기 제1피모스트랜지스터의 드레인단자에 접속되며 상기 제2피모스트랜지스터의 온/오프에 따라 구동하여 출력단의 모스트랜지스터의 사이즈의 비를 변화 시키는 제3피모스트랜지스터로 이루어진 것을 특징으로 하는 출력버퍼회로.The control circuit of claim 5, wherein the control unit comprises: a third inverter for inverting and outputting a control signal; a transmission gate on / off according to an output signal of the third inverter and transmitting an output signal of the first inverting unit; The second PMOS transistor source terminal, which is turned on / off and transmits a power supply voltage or an output signal of the transmission gate, is connected to a power supply voltage terminal, and a drain terminal is connected to a drain terminal of the first PMOS transistor, and the second PMOS transistor is connected to the second PMOS transistor. An output buffer circuit comprising a third PMOS transistor for driving the transistor on / off to change the ratio of the size of the MOS transistor of the output terminal.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.