Claims (10)
입력 비디오신호에서 동기신호와 데이타를 분리하고 시스템 클럭을 생성하는 데이타 및 동기분리수단과, 상기 데이타 및 동기분리수단에 얻어진 동기신호를 가지고 광스크린신호 검출에 필요한 라인 23마커신호와 신호 비트 마커신호, 고역마커신호를 생성하는 마커생성수단과, 상기 마커생성수단에서 얻어진 라인 23마커 구간에 있는 광스크린 데이타를 해독하는 데이타 해독수단과, 모드선택수단에서 선택한 모드에 따라 4비트의 제어신호를 발생하는 마이크로 프로세어와, 상기 마이크로 프로세서에서 얻어진 4비트의 제어신호 및 데이타 해독 수단에서 얻어진 고역변/복조상태신호에 따라 상기 마커생성수단에서 얻어진 고역마커신호와 신호비트 마커신호를 스위칭하고 팔플러스 인식신호를 생성하는 마커스위칭수단과, 상기 마커스위칭수단에서 얻어진 고역마커신호와 팔플러스 인식신호에 따라 입력 비디오신호를 변/복조하여 출력하는 고역처리수단과, 상기 마커스위칭수단에서 얻어진 신호비트 마커신호를 스위칭제어신호로 하여 상기 데이타 해독수단에서 해독한 신호비트 데이타를 고역처리된 비디오신호에 삽입하여 출력하는 신호비트 재삽입수단과, 를 구비하여 된 것을 특징으로 하는 팔플러스 브이씨알의 신호비트 처리장치.Line 23 marker signal and signal bit marker signal required for optical screen signal detection with data and synchronous separation means for separating the synchronous signal and data from the input video signal and generating a system clock, and the synchronous signal obtained in the data and synchronous separation means. Marker generation means for generating a high frequency marker signal, data decoding means for decoding the optical screen data in the line 23 marker section obtained by the marker generation means, and generating a 4-bit control signal according to the mode selected by the mode selection means; The high frequency marker signal and the signal bit marker signal obtained by the marker generating means in accordance with the microprocessor and the 4-bit control signal obtained from the microprocessor and the high frequency / demodulation state signal obtained from the data decoding means. Marker switching means for generating a signal, and in the marker switching means A high frequency processing means for modulating / demodulating and outputting an input video signal according to the obtained high frequency marker signal and the Fal plus recognition signal, and a signal decoded by the data decoding means using the signal bit marker signal obtained by the marker switching means as a switching control signal And a signal bit reinserting means for inserting and outputting bit data into a high pass processed video signal.
제1항에 있어서, 마커생성수단은 상기 입력 동기신호를 시스템 클럭으로 계수하여 귀선소거신호의 시점에서 리세트신호를 발생하는 리세트신호 생성수단과, 상기 입력 동기신호를 시스템 클럭으로 계수하여 등화펄스와 수직펄스 이외의 라인에서만 펄스를 발생하는 계수신호 생성수단과, 상기 리세트신호 생성수단에서 얻어진 리세트신호의 시점에서 계수신호 생성수단의 라인을 계수하여 각각 마커세트신호를 생성하는 제1, 제2세트신호 생성수단과, 상기 리세트신호 생성수단에서 생성된 리세트신호의 시점에서 상기 계수신호 생성수단의 라인을 계수하여 각각 클리어신호를 생성하는 제1, 제2클리어신호 생성수단과, 상기 제1마커세트신호 생성수단의 마커세트신호와 제1클리어신호 생성수단의 클리어신호에 따라 제1, 제3마커신호를 생성하는 제1마커생성수단과, 상기 제2마커세트신호 생성수단의 마커세트신호 및 제2클리어생성수단의 클리어신호에 따라 제2, 제4마커신호를 생성하는 제2마커생성수단고, 상기 제1, 제2마커생성수단에서 생성된 제1 내지 제4마커신호를 논리합하여 헬퍼라인 구간에만 고역마커신호를 생성하는 제1논리합소자와, 상기 리세트신호 생성수단에서 생성된 리세트신호 시점을 기준으로 상기 계수신호 생성수단에서 발생된 라인을 계수하여 라인 23마커신호를 생성하는 라인 23마커생성수단과, 상기 라인 23마커생성수단에서 생성된 라인 23구간의 일정한 구간을 계수하여 신호비트 마커신호를 생성하는 신호비트 마커생성수단과, 상기 고역마커신호, 신호비트 마커신호, 라인 23마커신호, 동기신호및 시스템 클럭을 입력받아 동기신호와 칼라 버스트 구간동안 블랭킹시키고 고역마커신호를 확장하여 출력하는 고역마커 확장수단으로 구성함을 특징으로 한 팔플러스 브이씨알의 신호비트 처리장치.2. The apparatus of claim 1, wherein the marker generating means comprises: reset signal generating means for counting the input synchronization signal as a system clock and generating a reset signal at the time of retrace elimination signal; A counting signal generating means for generating a pulse only on lines other than the pulses and the vertical pulses, and a first set of counting lines of the counting signal generating means at the time of the reset signal obtained by the reset signal generating means to generate a marker set signal, respectively; Second and second clear signal generating means for generating a clear signal by counting lines of said count signal generating means at the time of the reset signal generated by said reset signal generating means; A first marker for generating first and third marker signals according to the marker set signal of the first marker set signal generating means and the clear signal of the first clear signal generating means; And second marker generating means for generating second and fourth marker signals in accordance with the marker generating means and the marker set signal of the second marker set generating means and the clear signal of the second clear generating means. A first logic element configured to generate a high-frequency marker signal only in a helper line section by ORing the first to fourth marker signals generated by the second marker generation means, and the reset signal generation means generated based on the reset signal generation means; Generating a signal bit marker signal by counting a predetermined section between the line 23 marker generating means for generating the line 23 marker signal by counting the lines generated by the count signal generating means and the line 23 section generated by the line 23 marker generating means. A signal bit marker generating means, the high frequency marker signal, the signal bit marker signal, the line 23 marker signal, the synchronization signal, and the system clock are inputted and blanked during the synchronization signal and the color burst period. High frequency marker signal extending to output a signal V plus eight bit processor of CR characterized in that the marker consists of a high-expansion means for the.
제2항에 있어서, 고역마커 확장수단은 상기 신호비트 마커생성수단에서 얻어진 신호비트 마커신호를 반전시키는 인버터와, 상기 인버터의 출력신호를 클럭신호로 입력받고 전원단자의 전압을 입력단자로 입력받는 플립플롭과, 상기 플립플롭의 출력신호와 라인 23마커생성수단의 라인 23마커신호를 논리곱하는 제1논리곱소자와, 상기 분닐되어 얻어진 동기신호의 폭을 시스템 클럭으로 계수하여 버스트 블랭킹신호를 검출하는 버스트블랭킹신호 생성수단과, 상기 버스트 블랭킹신호와 상기 제1논리합소자에서 얻어진 고역마커신호를 논리곱하여 출력하는 제2논리곱소자와, 상기 제1, 제2논리곱소자의 출력신호를 논리합하여 고역마커신호를 확장하여 출력하는 제2논리합소자로 구성함을 특징으로 한 팔플러스 브이씨알의 신호비트 처리장치.3. The high frequency marker expansion means of claim 2, wherein the high frequency marker expansion means receives an inverter for inverting the signal bit marker signal obtained by the signal bit marker generation means, receives an output signal of the inverter as a clock signal, and receives a voltage of a power terminal as an input terminal. A burst blanking signal is detected by counting a width of the flip-flop, the output signal of the flip-flop and the line 23 marker signal of the line 23 marker generating means, and the width of the divided synchronization signal as a system clock. A burst blanking signal generating means, a second logical element for performing an AND operation on the burst blanking signal and the high-frequency marker signal obtained from the first logical sum element, and an output signal of the first and second logical element elements. A signal signal processing device of PAL Plus V's characterized in that it comprises a second logical element that extends and outputs a high-frequency marker signal.
제2항에 있어서, 제1마커신호는 24라인서부터 59라인까지 계수한 신호이고, 제2마커시호는 275라인서부터 310라인까지 계수한 신호, 제3마커신호는 336라인서부터 371라인까지의 계수한 신호, 제4마커신호는 587라인서부터 622라인까지 계수한 신호인 것을 특징으로 하는 팔플러스 브이씨알의 신호비트 처리장치.The method of claim 2, wherein the first marker signal is a signal counted from 24 lines to 59 lines, the second marker signal is a signal counted from 275 lines to 310 lines, and the third marker signal is a coefficient from 336 lines to 371 lines. One signal and the fourth marker signal is a signal bit processing device of PAL Plus V, characterized in that the signal counted from 587 lines to 622 lines.
제1항에 있어서, 데이타 해독수단은 상기 마커생성수단에서 생성된 라인 23마커신호를 시스템 클럭으로 계수하여 그 구간동안의 데이타에서 광스크린 데이타의 시작을 알려주는 시작코드를 판별하여 시작신호를 발생하는 시작코드 판별수단과, 상기 시작코드 판별수단에서 얻어진 시작신호에 의해 입력되는 데이타를 시스템클럭으로 분주하여 데이타 클럭을 생성는 데이타클럭 생성수단과, 상기 마커생성수단에서 생성된 라인 23마커구간중 상기 분리된 데이타에서 시작신호의 시작부터 14비트의 쌍위상 데이타를 영비복귀변조 데이타로 해독하는 쌍위상 해독수단과, 상기 쌍위상 해독수단에서 해독한 14비트의 직렬 데이타를 데이타 클럭으로 래칭하여 병렬 데이타로 변환하는 직렬/병렬 변환수단과, 상기 데이타클럭 생성수단에서 발생된 데이타 클럭을 시스템클럭으로 계수하여 16번째의 데이타 클럭에서만 메모리클럭을 발생 하는 메모리클럭 생성수단과, 상기 메모리클럭 생성수단에서 생성된 메모리클럭에 따라 상기 직렬/병렬 변환수단에서 변환된 14비트의 병렬 데이타를 저장하는 메모리수단과, 상기 메모리수단에 저장된 데이타를 인터페이스하는 인터페이스수단과, 상기 인터페이스수단에서 전송된 데이타를 해독하고 그 인터페이스수단을 제어하는 마이콤과, 상기 메모리수단에서 발생된 데이타를 디코딩하여 고역변조상태신호(AM－HLP)와 고역복조 상태신호(BB－HLP)를 출력하는 마커제어생성수단과, 상기 메모리수단에서 발생된 데이타를 버퍼링하여 해독한 광스크린 데이타를 출력하는 해독데이타 버퍼수단으로 구성함을 특징으로 한 팔플러스 브이씨알의 신호비트 처리장치.2. The data decoding means according to claim 1, wherein the data decoding means counts the line 23 marker signal generated by the marker generating means as a system clock to determine a start code indicating the start of the optical screen data in the data during the period to generate a start signal. A data clock generating means for generating a data clock by dividing the data inputted by the start signal obtained by the start code determining means into a system clock, and the line 23 marker period generated by the marker generating means. Two-phase decoding means for decoding 14-bit pair-phase data from the start of the start signal in the separated data into zero-non-reconstruction modulated data; Serial / parallel conversion means for converting the data into a Memory clock generation means for generating a memory clock only at the 16th data clock by counting the system clock, and 14-bit parallel data converted by the serial / parallel conversion means according to the memory clock generated by the memory clock generation means. Memory means for storing, interface means for interfacing the data stored in the memory means, a microcomputer for decoding the data transmitted from the interface means and controlling the interface means, and decoding the data generated in the memory means for high frequency modulation. A marker control generating means for outputting a status signal AM-HLP and a high frequency demodulation status signal BB-HLP, and a decoding data buffer means for outputting optical screen data obtained by buffering the data generated by the memory means. The signal bit processing device of PAL Plus V's.
제5항에 있어서, 시작코드 판별수단은 상기 라인 23구간 동안 데이타를 쉬프트하는 레지스터와, 상기 레지스터에서 발생된 데이타와 정해진 패턴과를 비교하여일치하면 라인 23마커신호의 끝부분까지 시작신호를 발생하는 비교기로 구성함을 특징으로 한 팔플러스 브이씨알의 신호비트 처리장치.6. The start code discrimination means according to claim 5, wherein the start code discriminating means compares a register for shifting data during the line 23 section with a data generated from the register and a predetermined pattern to generate a start signal to the end of the line 23 marker signal. The signal bit processing device of the pal Plus VAL, characterized in that configured as a comparator.
제5항에 있어서, 데이타클럭 생성수단은 시작코드 판별수단에서 얻어진 시작신호에 의해 입력되는 데이타를 시스템 클럭으로 6분주하여 출력하는 것을 특징으로 한 팔플러스 브이씨알의 신호비트 처리장치.The apparatus of claim 5, wherein the data clock generating means outputs data inputted by the start signal obtained by the start code determining means by dividing the data into six system clocks.
제1항에 있어서, 마이크로 프로세서에서 발생된 4비트 제어신호는 기록모드신호(REC－H), 재생모드신호(PB－H), 배속모드신호(TRICK－H), 강제역제거모드신호(KILL-H)인 것을 특징으로 한 팔플러스 브이씨알의 신호비트 처리장치.The 4-bit control signal generated by the microprocessor is a recording mode signal (REC-H), a reproducing mode signal (PB-H), a double speed mode signal (TRICK-H), a forced reverse cancellation mode signal (KILL). -H), the signal bit processing device of the pal Plus VAL, characterized in that.
제1항에 있어서, 마커스위칭수단은 상기 데이타 해독수단에서 발생된 고역변조상태신호(AM－HLP), 고역복조상태신호(BB－HLP)와 마이크로프로세서에서 발생된 4비트의 제어신호를 조합하여 마커제어신호를 발생하는 마커제어신호 생성수단과, 상기 마커제어신호 생성수단에서 생성된 마커제어신호에 의해 각각 스위칭되어 마커생성수단에서 생성된 신호비트 마커신호, 고역마커신호 및 팔플러스 인식신호를 차단 및 제공하는 제1 내지 제3스위칭부로 구성함을 특징으로 한 팔플러스 브이씨알의 신호비트 처리장치.The method according to claim 1, wherein the marker switching means combines the high frequency modulation state signal (AM-HLP), the high frequency demodulation state signal (BB-HLP) generated by the data decoding means, and the 4-bit control signal generated by the microprocessor. A marker control signal generating means for generating a marker control signal, and a signal bit marker signal, a high-frequency marker signal, and an arm plus recognition signal generated by the marker generating means by switching by the marker control signal generated by the marker control signal generating means, respectively. The signal bit processing device of Pal Plus V's comprising the first to the third switching unit for blocking and providing.
제1항에 있어서, 신호비트 재삽입수단은 상기 마커스위칭수단에서 제공된 신호비트 마커신호를 스위칭신호로 하여 상기 데이타 해독수단에서 해독한 광스크린 데이타를 시스템 클럭에 동기시켜 재 구성하는 데이타 생성수단과, 상기 마커스위칭수단에서 생성된 신호비트 마커구간동안 상기 데이타 생성수단에서 생성된 광스크린 데이타를 고역처리수단의 비디오신호에 삽입하는 제4스위칭부로 구성함을 특징으로 한 팔플러스 브이씨알의 신호비트 처리장치.2. The apparatus according to claim 1, wherein the signal bit reinserting means comprises: data generating means for reconstructing the optical screen data decoded by the data decoding means in synchronization with a system clock by using the signal bit marker signal provided by the marker switching means as a switching signal; And a fourth switching part for inserting the optical screen data generated by the data generating means into the video signal of the high pass processing means during the signal bit marker period generated by the marker switching means. Processing unit.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.