KR960024924A - 애넥스 레지스터 파일용 식별비트 발생 방법 및 장치 - Google Patents

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Abstract

본 발명은 프로세서의 완전 유닛 레지스터 파일 또는 애넷스에서 식별비트를 발생하고 일치하는 번지를 검출하는 방법 및 장치에 관한 것으로서, 식별비트는 애넷스의 각 항에 부가되어 있고, 오버랩 레지스터 윈도우는 윈도우 포인터와 레지스터인덱스에 의해 표현되고, 동일한 윈도우 또는 글로벌 레지스터에 번지가 할당된 애넥스 항은 항상 유효하고, 아웃 레지스터에 할당될 애넥스 항은 명령번지가 다음 윈도우의 인 레지스터중 하나일 경우 유효하며, 인 레지스터에 할당된 애넷스 항은 명령번지가 이전 윈도우의 아웃 레지스터중 하나일 경우 유효하고, 의사-번지비트는 각 애넥스 항에 부가되어 있고, 인 및 아웃 레지스터에서 에일리어스에 대한 인덱스는 한 비트가 다르고, 의사-번지비트는 정성적으로 애넥스 항 인덱스의 최대 유효비트값을 취하고, 명령 오퍼랜드 가상 레즈스터가 특정 윈도우의 아웃 레지스터이고 애넥스 가상 레지스터가 다음 윈도우내의 인레지스터이면, 그 항에 대한 의사-번지비트는 1로 세트되고, 명령 오퍼랜드 가상 레지스터가 이전 윈도우의 아웃 레지스터이면, 의사-번지 비트는 0으로 세트되고, 비교논리는 오류가 발생한 비트가 의사-번지비트에 의해 대체된 애넥스 인덱스와 명령 오퍼랜드 인덱스를 비교하고, 일치하고 표명된 식별비트를 가지는 항들은 동일한 물리 레지스터에 번지를 할당하는 것을 특징으로 한다.

Description

애넥스 레지스터 파일용 식별비트 발생 방법 및 장치.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도는 애넥스가 가상번지를 저장할때 본 발명에 따른 구조를 보여주는 간이블럭도, 제9도는 제6도에 도시된 본 발명에 따른 레지스터 체계에서 애넥스 항의 식별비트 계산에 대한 논리도, 제10도는 제6도에 도시된 본 발명에 따른 레지스체계에서 애넥스 항의 의사-번지 비트 계산에 대한 논리도, 제11도는 제6도에 도시된 본 발명에 따른 레지스터 체계에서 명령 오퍼랜드 번지, 애넥스 항의 데이터 구조 및 8개의 항을 가진 애넥스.

Claims (23)

  1. 애넥스 가상번지와 명령 오퍼랜드 가상번지가 한 집합의 물리번지에 대응하면 식별비트를 표명하는 단계; 및 애넥스 가상번지와 명령 오퍼랜드 가상 번지가 각각 다른 집합의 물리번지에 대응하면 식별비트를 비표명하는 단계를 포함하고; 각 가상번지가 한 집합의 물리번지와 그 집합내 단일 물리번지에 대응하며, 애넥스 항의 애넥스 가상번지를 명령 오퍼랜드 가상번지와 비교하는데 사용하는 애넥스 항에 대한 식별비트 발생 방법.
  2. 제1항에 있어서, 각 가상번지가 윈도우 포인터와 레지스터 인덱스를 포함하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 동일한 물리번지에 대응하는 다른 가상번지가 동일한 레지스터 인덱스 또는 지정된 비트만이 다른 레지스터 인덱스를 가지는 것을 특징으로 하는 방법.
  4. 제2항에있어서,각 가상번지의 상기 윈도우 포인터가 복수개의 가상 레지스터 윈도우중 하나인 것을 특징으로 하는 방법.
  5. 제4항에 있어서 모든 가장 레지스터 윈도우가 모든 레지스터윈도우에 대하여 동일한 물리 레지스터에 대응하는 글로벌 레지스터 번지를 가지는 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 모든 가상 레지스터 윈도우가 모든 레지스터 윈도우에 대하여 다른 물리 레지스터에 대응하는 로컬 레지스터인 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 모든 가상 레지스터 윈도우가 인 레지스터 번지와 아웃 레지스터를 번지를 가지고, 인레지스터 번지가 다른 가상 레지스터 윈도우의 아웃 레지스터 번지와 동일한 물리 레지스터 번지에 대응하고, 아웃 레지스터 번지가 다른 가상 레지스터 윈도우의 인 레지스터 번지와 동일한 물리 레지스터 번지에 대응하는 것을 특징으로 하는 방법.
  8. 애넥스 가상번지와 명령 오퍼랜드 가상 번지가 동일한 물리번지에 대응할 때, 명령 오퍼랜드 레지스터 인덱스의 지정된 비트값을 의사-번지비트에 할당하는 단계; 및 애넥스 가상번지와 명령 오퍼랜드 가상 번지가 다른 물리번지에 대응할대, 애넥스 레지스터 인덱스의 지정된 비트값을 의사-번지비트에 할당하는 단계를 포함하고; 2개의 가상번지가 동일한 물리번지에 대응하고 지정된 1비티만에 의해 달라지는 2개의 레지스터 인덱스을 가지도록 오버랩하는가상 레지스터 윈도우를 지원하는 가장 레지스터 체계에서, 각 가상번지가 윈도우 포인터와 레지스터 인덱스를 포함하며, 애넥스 항의 애넥스 가상번지와 명령 오퍼랜드 가상번지를 비교하는데 사용하는 애넥스 항에 대한 의사-번지비트 발생 방법.
  9. 제8항에 있어서, 상기 지정된 비트가 애넥스 레지스터 인덱스의 최대유효비트인것을 특징으로 하는 방법.
  10. 애넥스 레지스터 인덱스의 지정된 비트를 의사-번지비트로 대체하므로써 애넥스 비교 인덱스를 형성하는 단계; 일치신호를 발생하기 위해 명령 오퍼랜드레지스터 인덱스와 애낵스 인덱스를 비교하는 단계; 및 일치비트와 일치신호가 모두 표명되면 일치 신호를 표명하는 단계를 포함하고, 상기 애넥스 항이 식별비트와 의사-번지 비트를 포함하며, 애넥스 항에서 애넥스 윈도우 포인터와 애넥스 레지스터 인덱스를 포함하는애넥스 가상번지 및 명령 오퍼랜드 윈도우와 명령 오퍼팬드 레지스터 인덱스를 포함하는 명령 오퍼랜드 가상번지가 물리번지에 대응할 때 표명되는 일치신호를 발생하는 방법.
  11. 제10항에 있어서, 상기 지정된 비트가 애넥스 레지스터 인덱스의 최대유효비트인 것을 특징으로 하는 방법.
  12. 애넥스 가상번지와 명령 오퍼랜드 가상번지가 한 집합의 물리번지에 대응하면 식별비트를 표명하는 표명회로; 및 애넥스 가상번지와 명령 오퍼랜드 가상번지가 각각 다른 집합의 물리번지에 대응하면 식별비트를 비표명하는 비표명회로를 포함하고, 각 가상번지가 한 집합이 물리번지와 그 집합내 단일 물리번지에 대응하며, 애넥스 항의 애넥스 가상번지와 명령오퍼랜드 가상번지를 비교하는데 사용하기위한 식별비트 발생 장치.
  13. 제12항에 있어서, 각 가상번지가 윈도우 포인터와 레지스터 인덱스를 포함하는 것을 특징으로 하는 장치.
  14. 제13항에 있어서, 동일한 물리번지에 대응하는 서로 다른 가상번지가 동일한 레지스터 인덱스 또는 하나의 지정된 비트만이 다른 레지스터 인덱스를 가지는 것을 특징으로 하는 장치.
  15. 제13항에 있어서, 각 가상번지의 상기 윈도우 포인터가 복수개의 가상 레지스터 윈도우 중 하나를 나타내는 것을 특징으로 하는 장치.
  16. 제15항에 있어서, 모든 가상 레지스터 윈도우가 모든 레지스터 윈도우에 대해 동일한 물리 레지스터에 대응하는 글로벌 레지스터 번지를 가지는 것을 특징으로 하는 장치.
  17. 제16항에 있어서, 모든 가상 레지스터 윈도우가 모든 레지스터 윈도우에 대해 서로 다른 물리 레지스터에 대응하는 로컬 레지스터 번지를 가지는 것을 특징으로 하는 장지.
  18. 제17항에 있어서, 모든 가상 레지스터 윈도우가 인 레지스터 번지와 아웃 레지스터 번지를 가지고, 이 레지스터 번지가 다른 가상 레지스터 윈도우의 아웃 레지스터 번지와 동일한 물리 레지스터 번지에 대응하고, 아웃 레지스터 번지가 다른 가상 레지스터 윈도우의 인 레지스터 번지와 동일한 물리 레지스터 번지에 대응하는 것을 특징으로 하는 장치
  19. 애넥스 가상번지와 명령 오퍼랜드 가상 번지가 동일한 물리번지에 대응할때, 의사-번지비트에 명령 오퍼랜드 레지스터 인덱스의 지정된 비트값을 할당하는 제1할당회로; 및 애넥스 가상번지와 명령 오퍼랜드 가상번지가 서로 다른 물리번지에 대응할 때, 의사-번지 비트에 애넥스 레지스터 인덱스이 지정된 비트 값을 할당하는 제2할당회로를 포함하고, 2개의 가장번지가 동일한 물리번지에 대응하고 지정된 1비트만에 의해 달라지는 2개의 레지스터 인덱스를 가지도록 오버랩하는 가상 레지스터 윈도우를 지원하는 가상 레지스터 체계에서, 각 가상번지가 윈도우포인터와레지스터 인덱스를 포함하며, 애넥스 항의 애넥스 가상 번지와 명령 오퍼랜드 가상 번지를 비교하는데 사용하기 위해 애넥스에 대한 의사-번지비트 발생장치.
  20. 제19항에 있어서, 상기 지정된 비트가 애넥스 레지스터 인덱스의 최대유효비트인 것을 특징으로 하는 장치
  21. 의사-번지비트로 애넥스 레지스터 인덱스의 지정비트를 대체하는 애넥스 비교 인덱스를 형성하는 형성회로; 일치신호를 발생하기 위해 애넥스 비교 인덱스에 명령 오퍼랜드 레지스터 인덱스를 비교하는 비교회로; 및 식별비트와 일치신호가 모두 표명되면 일치신호를 표명하는 표명회로를 포함하고, 애넥스 항이 식별비트와 의사-번지비트를 포함하며 애넥스 윈도우 포인터와 애넥스 레지스터 인덱스를 포함하는 애넥스 가상번지 및 명령 오퍼랜드 윈도우 포인터와명령 오퍼랜드 레지스터 인덱스를 포함하는 명령 오퍼랜드 가상번지가 하나의 물리번지에 대응할 때, 표명된 일치신호를 발생하는 장치.
  22. 제21항에 있어서, 상기 지정비트가 애넥스 레지스터 인덱스의 최대유효비트인 것을 특징으로 하는 장치.
  23. 애넥스 가상번지와 명령 오퍼랜드 가상번지가 모두 한 집합의 물리번지에 대응하면, 식별비트를 표명하는 표명회로를 제공하는 단계; 및 애넥스 가상번지가 명령오퍼랜드 가상번지가 각각 서로 다른 집합의 물리번지에 대응하면, 식별비트를 비표명하는 비표명회로를 제공하는 단계를 포함하고, 각 가상번지가 한 집합의 물리번지와 그집합내 단을 물리번지에 대응하며, 명령 오퍼랜드 가상번지에 애넥스 항의 애넥스 가상번지를 비교하는데 사용하기 위해 식별비트를 발생하는 장치의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950052342A 1994-12-23 1995-12-20 애넥스 레지스터 파일용 식별비트 발생 방법 및 장치 KR960024924A (ko)

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6601146B2 (en) * 1998-06-16 2003-07-29 International Business Machines Corporation Technique for efficiently transferring moderate amounts of data across address space boundary
JP3737755B2 (ja) 2001-12-28 2006-01-25 富士通株式会社 レジスタウィンドウ方式によるレジスタファイル及びその制御方法
AU2003263491A1 (en) * 2002-10-11 2004-05-04 Koninklijke Philips Electronics N.V. Vliw processor with instruction address modification
US20050278707A1 (en) * 2004-06-09 2005-12-15 Intel Corporation Method and system providing virtual resource usage information
US7360063B2 (en) * 2006-03-02 2008-04-15 International Business Machines Corporation Method for SIMD-oriented management of register maps for map-based indirect register-file access
CN101593095B (zh) 2008-05-28 2013-03-13 国际商业机器公司 基于流水级的数据处理方法和系统
US9152570B2 (en) * 2012-02-27 2015-10-06 Vmware, Inc. System and method for supporting finer-grained copy-on-write page sizes
JP2015225675A (ja) 2014-05-26 2015-12-14 ルネサスエレクトロニクス株式会社 連想メモリおよび半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5237671A (en) * 1986-05-02 1993-08-17 Silicon Graphics, Inc. Translation lookaside buffer shutdown scheme

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