Claims (8)
전원전압이 인가되어 소정 전압에 도달할 때까지 제1검출신호를 발생하는 전압 검출수단; 및 상기 전원전압에 글릿치가 발생하는 경우 이를 검출하여 제2검출신호를 발생하는 글릿치 검출수단을 구비하여 상기 제1검출신호 혹은 상기 제2검출신호가 발생하는 경우 리셋 신호를 출력하는 것을 특징으로 하는 파워-온-리셋 장치.Voltage detection means for generating a first detection signal until a power supply voltage is applied and reaches a predetermined voltage; And a glitch detecting means for detecting when a glitch occurs in the power supply voltage and generating a second detection signal to output a reset signal when the first detection signal or the second detection signal occurs. Power-on-reset device.
제1항에 있어서, 상기 제1검출신호를 입력받아 소정 이득율로 증폭하는 증폭수단을 더 구비한 것을 특징으로 하는 파워-온-리셋 장치.The power-on-reset device according to claim 1, further comprising amplifying means for receiving the first detection signal and amplifying the signal at a predetermined gain ratio.
제1항에 있어서, 상기 제1검출신호 및 제2검출신호를 입력받아 지연출력하는 지연수단을 더 구비한 것을 특징으로 하는 파워-온-리셋 장치.2. The power-on-reset device according to claim 1, further comprising delay means for receiving the first detection signal and the second detection signal and delaying them.
전원이 인가되어 전원 및 접지단자간의 전압이 소정 전압에 도달할 때까지 또는 제3검출신호가 입력되는 경우 제4검출신호를 발생하는 전압 검출수단; 상기 제4검출신호를 소정이득율로 증폭하는 증폭수단; 상기 전원에 글릿치가 발생되면 제3검출신호를 발행하고 상기 제4검출신호를 입력받아 상기 제4검출신호는 또는 상기 제3검출신호가 발생되는 경우 상기 제3검출신호를 상기 전압 검출수단에 출력하는 글릿치 검출수단; 및 상기 증폭된 제4검출신호를 입력받아 소정 시간 지연 출력하는 지연 수단을 구비한 것을 특징으로 하는 파워-온-리셋 방치.Voltage detection means for generating a fourth detection signal until the power is applied and the voltage between the power supply and the ground terminal reaches a predetermined voltage or when the third detection signal is input; Amplifying means for amplifying the fourth detection signal at a predetermined gain rate; When the glitches are generated in the power supply, a third detection signal is issued and the fourth detection signal is input to receive the fourth detection signal or the third detection signal when the third detection signal is generated. Outputting glitch detecting means; And delay means for receiving the amplified fourth detection signal and outputting a predetermined time delay.
제4항에 있어서, 상기 전압 검출수단은 전원단자와 접지 단자 사이에 직렬 연결된 제1,2 다이오드 및 제1저항 상기 전원단자와 소오스가 연결된 제1피모스, 게이트는 드레인과 결합되어 상기 제2피모스의 게이트와 연결되고 소오스는 상기 전원단자와 연결되는 제2피모스로 구성된 제1전류미러; 드레인은 상기 제1피모스의 드레인과 연결되고 게이트는 상기 제2다이오드와 제1저항의 접점과 연결되고 소오스는 상기 접지단자와 연결되는 제1엔모스; 드레인은 상기 제2피모스의 드레인과 연결되고 소오스는 상기 접지단자와 연결되는 제2엔모스 게이트는 드레인과 결합되어 상기 제2엔모스의 게이트와 연결되고 소오스는 상기 접지단자와 연결되는 제3엔모스로 구성된 제2전류미러; 소오스는 상기 전원단자와 연결되고 게이트는 상기 제2다이오드와 상기 제1저항의 접점과 연결되고 드레인은 상기 제3엔모스의 드레인과 연결되는 제3피모스; 드레인은 상기 전원잔자와 연결되고 소오스는 제2저항을 통해 상기 접지단자와 연결되는 제4엔모스; 드레인은 상기 제3피모스와 상기 제2엔모스의 접점과 연결되고 소오스는 상기 접지단자와 연결되고 게이트는 상기 제4엔모스와 상기 제2저하으이 접점과 연결되는제5엔모스로 구성되어 상기 제1피모스와 상기 제1엔모스의 접점을 통해 상기 제4검출신호를 출력하는 것을 특징으로 하는 파워-온-리셋 장치.The method of claim 4, wherein the voltage detecting means comprises: first and second diodes connected in series between a power supply terminal and a ground terminal, and a first resistor and a gate connected to the source and the power supply terminal; A first current mirror connected to a gate of a PMOS and a source configured to a second PMOS connected to the power terminal; A first NMOS having a drain connected to the drain of the first PMOS, a gate connected to a contact of the second diode and a first resistor, and a source connected to the ground terminal; A second NMOS gate connected to the drain of the second PMOS and a source connected to the ground terminal; a third NMOS gate coupled to the gate of the second NMOS and a source connected to the ground terminal; A second current mirror composed of NMOS; A third PMOS having a source connected to the power supply terminal, a gate connected to a contact of the second diode and the first resistor, and a drain connected to a drain of the third NMOS; A fourth NMOS connected to a drain of the power source and a source connected to the ground terminal through a second resistor; A drain is connected to a contact point of the third PMOS and the second NMOS, a source is connected to the ground terminal, and a gate is formed of a fifth NMOS connected to the fourth NMOS and the second low contact; And a fourth detection signal through the contact point of the first PMOS and the first NMOS.
제4항에 있어서, 상기 증폭수단은 상기 제4검출신호를 입력받아 인버팅하는 제 1인버터; 및 상기 인버팅된 신호를 다시 인버팅하는 제2인버터로 구성된 것을 특징으로 하는 파워-온-리셋 장치.5. The apparatus of claim 4, wherein the amplifying means comprises: a first inverter which receives the fourth detection signal and inverts the fourth detection signal; And a second inverter for inverting the inverted signal again.
제4항에 있어서, 상기 글릿치 검출수단은 상기 전원단자와 상기 접지단자 사이에 직렬 연결된 제3다이오드 및 제3저항; 게이트는 상기 제3다이오드와 상기 제3저항의 접점과 연결되고, 드레인은 제4저항을 통해 상기 전원단자와 연결되고 소오스는 상기 접지단자와 연결되는 제6엔모스; 게이트는 상기 제4저항과 상기 제6엔모스의 접점과 연결되고 드레인은 제5저항을 통해 상기 전원단자와 연결되는 제7엔모스, 드레인은 상기 제7엔모스의 드레인과 결합되고, 소오스는 상기 제7엔모스의 소오스와 결합되어 상기 접지단자와 연결되는 제8엔모스로 구성되어 상기 증폭수단의 증폭된 신호를 상기 제8엔모스의 게이트 입력으로 하고 상기 제5저항과 제7엔모스의 접점을 통해 상기 제3검출신호를 출력하는 것을 특징으로 하는 파워-온-리셋 장치.5. The apparatus of claim 4, wherein the glitch detecting means comprises: a third diode and a third resistor connected in series between the power supply terminal and the ground terminal; A sixth NMOS connected to a gate of the third diode and a contact of the third resistor, a drain of which is connected to the power terminal through a fourth resistor, and a source of which is connected to the ground terminal; The gate is connected to the contact of the fourth resistor and the sixth NMOS, the drain is connected to the power terminal through a fifth resistor, the seventh NMOS, the drain is coupled to the drain of the seventh NMOS, the source is An eighth NMOS coupled to a source of the seventh NMOS connected to the ground terminal to form an amplified signal of the amplifying means as a gate input of the eighth NMOS, and the fifth resistor and the seventh NMOS. And outputting the third detection signal through a contact point of the power-on-reset device.
제4항에 있어서, 상기 지연수단은 전원단자와 소오스가 연결된 제4피모스, 게이트는 상기 제4피모스의 게이트와 결합되고 드레인은 상기 제4피모스의 드레인과 연결되고 소오스는 접지단자와 연결되는 제9엔모스로 구성된 제3인버터; 게이트는 상기 제4피모스와 상기 제9엔모스의 접점과 연결되고 드레인은 접지단자와 연결되는 제5피모스 및 상기 제10엔모스의 게이트와 소오스간에 연결된 제6저항 ; 전원단자와 소오스가 연결되고 게이트는 콘덴서를 통해 접지단자와 연결되는 제6피모스, 게이트는 상기 제6피모스의 게이트 및 상기 제5피모스의 소오스의 접점과 결합되고 드레인은 상기 제6피모스의 드레인과 결합되고 소오스는 접지단자와 연결되는 제11엔모스로 구성된 제4인버터; 게이트는 상기 제6피모스의 드레인과 연결되고 소오스는 전원단자와 연결되는 제7피모스, 게이트는 상기 제7피모스의 게이트와 연결되고 소오스는 접지단자와 연결되는 제12엔모스로 구성된 제5인터버를 구비하여 상기 제7피모스와 상기 제12엔모스의 드레인들을 통해 상기 지연 출력하는 것을 특징으로 하는 파워-온-리셋 장치.5. The method of claim 4, wherein the delay means is a fourth PMOS connected to a power supply terminal and a source, the gate is coupled to the gate of the fourth PMOS, the drain is connected to the drain of the fourth PMOS, and the source is connected to the ground terminal. A third inverter comprising a ninth NMOS connected to the third inverter; A fifth PMOS connected to a contact point of the fourth PMOS and the ninth NMOS, and a drain connected to a ground terminal, and a sixth resistor connected between the gate and the source of the tenth NMOS; A sixth PMOS connected to a power terminal and a source, and a gate connected to a ground terminal through a capacitor; a gate is coupled to a contact of a gate of the sixth PMOS and a source of the fifth PMOS; A fourth inverter comprising an eleventh NMOS coupled to the drain of the MOS and connected to the ground terminal; A gate comprising a seventh PMOS connected to a drain of the sixth PMOS and a source connected to a power supply terminal, and a gate consisting of a twelfth NMOS connected to a gate of the seventh PMOS and a source connected to a ground terminal And a five-interverter configured to output the delay through the drains of the seventh PMOS and the twelfth NMOS.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.