KR960018940A - Bridge and computer systems - Google Patents

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KR960018940A
KR960018940A KR1019950044780A KR19950044780A KR960018940A KR 960018940 A KR960018940 A KR 960018940A KR 1019950044780 A KR1019950044780 A KR 1019950044780A KR 19950044780 A KR19950044780 A KR 19950044780A KR 960018940 A KR960018940 A KR 960018940A
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memory
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computer system
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모리스 블랜드 패트릭
알. 크로닌 다니엘
지. 호프만 리차드
뮐러 데니스
엠. 버나칙 랜스
Original Assignee
월리엄 티. 엘리스
인터내셔널 비지네스 머신즈 코포레이션
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    • G06F12/0623—Address space extension for memory modules

Abstract

본 발명은 상이한 메모리 어드레싱 기능을 갖는 두 버스 및 M 비트 어드레스를 발생하는 제1버스 마스터를 구비하며, 상기 두 버스사이에 브리지가 장착된 컴퓨터 시스템에 관한 것이다. 제2버스상에서의 사용을 위한 N 비트 어드레스를 발생하기 위해, 브리지상의 직접 메모리 액세스 제어기(DMA)가 P 비트를 생성한다(여기서 P+M=N). P 비트는 M 비트와 연결되어 제2버스상에서 메모리를 어드레스하기 위해 사용되는 N 비트 어드레스를 형성한다. P 비트를 부가하므로써, M 비트에 의해 어드레스가능한 메모리 세그먼트가 N 비트 어드레스에 의해 어드레스가능한 메모리 맵내의 임의의 위치로 재할당된다.The present invention relates to a computer system having two buses with different memory addressing functions and a first bus master for generating M bit addresses, with a bridge between the two buses. To generate an N bit address for use on the second bus, a direct memory access controller (DMA) on the bridge generates P bits (where P + M = N). The P bit is coupled with the M bit to form an N bit address which is used to address the memory on the second bus. By adding P bits, memory segments addressable by M bits are reallocated to arbitrary locations in the memory map addressable by N bit addresses.

Description

브리지 및 컴퓨터 시스템Bridge and computer systems

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

제1도는 본 발명에 따른 컴퓨터 시스템의 투시도.1 is a perspective view of a computer system according to the present invention.

제2도는 본 발명의 바람직한 실시예에 따라 구성된 제1도에 도시된 컴퓨터 시스템의 블럭도.2 is a block diagram of the computer system shown in FIG. 1 constructed in accordance with a preferred embodiment of the present invention.

제3도는 종래 기술에 따라 재할당된 메모리 세그먼트를 구비한 메모리 맵의 블럭도.3 is a block diagram of a memory map with memory segments reallocated in accordance with the prior art.

Claims (23)

M 비트의 메모리 어드레싱 기능(a memory addressing capacity)을 갖는 제1버스(a first bus), 상기 제 1버스에 접속되어 메모리 액세스를 위한 M 비트 어드레스를 발생하는 제1버스 마스터(a first bus master), 상기 제1버스에 접속되고, N 비트의 메모리 어드레싱 기능을 갖는 제2버스(a second bus) (여기서 N은 M보다 크다) 및 상기 제2버스에 접속된 제2버스 메모리 목표(a second bus memory target)론 구비한 컴퓨터 시스템(a computer system)의 버스를 인터페이싱(interfacing)하는 브리지(a bridge)에 있어서, 상기 제1버스에 접속된 직접 메모리 액세스 제어기(a direct memory access(DMA) controller)로서, 높은 차수(high order)의 P 비트를 저장하는 레지스터 (a register) (여기서 N=M+P)와, 상기 레지스터내에 저장된 높은 차수의 P 비트를 상기 제1버스 마스터에 의해 발생된 M 비트 어드레스와 연결하여 상기 제2버스상의 상기 제2버스 메모리 목표에서의 메모리 어드레싱을 위한 N 비트 어드레스를 형성하는 로직(logic)을 구비한 상기 제어기를 포함하는 브리지.A first bus having a M address of a memory addressing capacity, a first bus master connected to the first bus to generate an M bit address for memory access. A second bus connected to the first bus and having a N-bit memory addressing function (where N is greater than M) and a second bus memory target connected to the second bus In a bridge for interfacing a bus of a computer system having a memory target, a direct memory access controller (DMA) connected to the first bus. A register storing a high order P bit (where N = M + P) and a high order P bit stored in the register are M bits generated by the first bus master. The second in connection with an address; And a controller having logic to form an N bit address for memory addressing at the second bus memory target on a bus. 제1항에 있어서, 상기 시스템은 다수의 제1버스 마스터를 가지며, 상기 DMA 제어기는 메모리 어드레스가 통신되는 다수의 DMA채널(channels), 상이한 DMA채널을 통해 통신하는 각각의 제1버스 마스터, 다수의 저장 위치(a plurarity of storage location)를 구비한 레지스터, 상기 DMA채널의 상이한 하나에 대응하는 각각의 저장 위치(storage location)를 가지는 브리지.2. The system of claim 1, wherein the system has a plurality of first bus masters, and the DMA controller includes a plurality of DMA channels through which memory addresses are communicated, each first bus master communicating through a different DMA channel, and a plurality of first bus masters. And a register having a storage location of a storage location, each storage location corresponding to a different one of the DMA channels. 제2항에 있어서, 상기 레지스터는 개별적인 저장 위치에서 상기 P 비트의 각각의 지정값(specified value)을 저장하도록 프로그램되는 브리지.3. The bridge of claim 2 wherein the register is programmed to store a specified value of each of the P bits in a separate storage location. 제3항에 있어서, 상기 P 비트의 상기 지정값은 각각의 개별적인 저장 위치에서 상이하며, 따라서 상기 개별적인 제1버스 마스터용으로 형성된 N 비트 어드레스는 상이하게 되어 상기 제2메모리 목표에서 상이한 메모리 블럭을 액세스하는 브리지.4. The method of claim 3, wherein the specified value of the P bits is different at each individual storage location, so that the N bit addresses formed for the respective first bus masters are different so that different memory blocks are defined at the second memory target. The bridge to access. 제4항에 있어서, 상기 제1버스는 산업 표준 구조 버스(an industry standard architecture ; ISA)이며, 상기 제2버스는 주변장치 소자 상호접속(a peripheral component interconnect : PCI) 버스인 브리지.The bridge of claim 4 wherein the first bus is an industry standard architecture (ISA) and the second bus is a peripheral component interconnect (PCI) bus. 제5항에 있어서, M은 24, N은 32 그리고 P는 8인 브리지.6. The bridge of claim 5 wherein M is 24, N is 32 and P is 8. 제6항에 있어서, 상기 DMA 제어기는 직결 DMA 제어기인 브리지.7. The bridge of claim 6 wherein the DMA controller is a direct DMA controller. M 비트의 메모리 어드레싱 기능을 갖는 제1버스와; 제1버스에 접속되어 X 바이트 메모리에 대한 메모리 액세스를 위해 M 비트 어드레스를 발생하는 제1버스 마스터와; 상기 제1버스에 접속되고, Y 바이트 메모리에 대한 액세스를 위해(여기서 Y는 X보다 크다) N 비트의 메모리 어드레싱 기능(여기서 N은 M보다 크다)을 갖는 제2버스와; 상기 제2버스에 접속된 제2버스 메모리 목표와; Y 바이트 메모리내의 임의의 지정된 위치에서, 제1버스 마스터가 X 바이트 크기의 메모리 블럭딕 액세스하도록 프로그램된 로직을 포함하는 컴퓨터 시스템.A first bus having a memory addressing function of M bits; A first bus master connected to the first bus and generating an M bit address for memory access to the X byte memory; A second bus, connected to said first bus, having a N-bit memory addressing function, where N is greater than M, for access to Y byte memory, where Y is greater than X; A second bus memory target connected to the second bus; And logic programmed to cause the first bus master to access a block of memory of size X bytes at any designated location in the Y byte memory. 제8항에 있어서, 상기 로직은 제1버스에 접속된 직접 메모리 액세스(DMA) 제어기를 포함하되, 상기 DMA 제어기는 P 비트를 저장하는 레지스터(여기서 N=M+P)와. 상기 레지스터내에 저장된 P 비트를 상기 제1버스 마스터에 의해 발생된 M 비트 어드레스와 연결하여 상기 제2버스상의 상기 제2버스 메모리 목표에서의 메모리 어드레싱을 위한 N 비트 어드레스를 형성하는 로직을 포함하는 컴퓨터 시스템.9. The register of claim 8 wherein the logic comprises a direct memory access (DMA) controller connected to a first bus, the DMA controller storing a P bit (where N = M + P). Logic to link the P bits stored in the register with an M bit address generated by the first bus master to form an N bit address for memory addressing at the second bus memory target on the second bus. system. 제9항에 있어서, 상기 M 비트는 상기 X 바이트 크기 블럭내의 메모리 위치를 액세스하고, 상기 P 비트는 Y 바이트 메모리내의 X 바이트 크기 블럭의 지정 위치를 액세스하는 컴퓨터 시스템.10. The computer system of claim 9 wherein the M bits access a memory location in the X byte size block and the P bits access a designated location of an X byte size block in Y byte memory. 제10항에 있어서, 다수의 제1버스 마스터를 더 포함하고, 상기 DMA제어기는 메모리 어드레스가 통신되는 다수의 DMA채널, 상이한DMA채널을 통해 통신하는 각각의 제1버스 마스터, 다수의 저장 위치를 구비한 레지스터, 상기 DMA 채널의 상이한 하나에 대응하는 각각의 저장 위치를 가지는 컴퓨터 시스템.11. The apparatus of claim 10, further comprising a plurality of first bus masters, wherein the DMA controller further comprises: a plurality of DMA channels through which memory addresses are communicated, each first bus master communicating through a different DMA channel, and a plurality of storage locations. And a respective storage location corresponding to a different one of said DMA channels. 제11항에 있어서, 상기 레지스터는 개별적인 저장 위치에서 상기 P 비트의 각각의 지정값을 저장하도록 프로그램되는 컴퓨터 시스템.12. The computer system of claim 11 wherein the registers are programmed to store respective designations of the P bits in separate storage locations. 제12항에 있어서, 상기 P 비트의 상기 지정값은 각각의 개별적인 저장 위치에서 상이하며, 따라서 상기 개별적인 제1버스 마스터용으로 형성된 N 비트 어드레스를 상이하게 되어 상기 제2메모리 목표에서 상이한 메모리 블럭은 액세스하는 컴퓨터 시스템.13. The memory block of claim 12 wherein the specified value of the P bit is different at each individual storage location, thus differenting the N bit address formed for the respective first bus master. Accessing computer system. 제13항에 있어서, 상기 제1버스는 산업 표준 구조 버스이며, 상기 제2버스는 주변장치 소자 상호접속버스인 컴퓨터 시스템.14. The computer system of claim 13 wherein the first bus is an industry standard structure bus and the second bus is a peripheral device interconnect bus. 제14항에 있어서, M은 24, N은 32 피리고 P는 8인 컴퓨터 시스템.15. The computer system of claim 14 wherein M is 24, N is 32 and P is 8. 제15항에 있어서, 상기 DMA 제어기는 직결 DMA 제어기인 컴퓨터 시스템.16. The computer system of claim 15 wherein the DMA controller is a direct DMA controller. M 비트의 메모리 어드레싱 기능을 갖는 제1버스와; 제1버스에 접속되어 메모리 액세스를 위해 M 비트 어드레스를 발생하는 제1버스 마스터와; 상기 제1버스에 접속되고, N 비트의 메모리 어드레싱 기능(여기서 N은 M보다 크다)을 갖는 제2버스와; 상기 제2버스에 접속된 제2버스 메모리 목표와; 상기 제1버스에 접속된 직접 메모리 액세스 제어기로서, 높은 차수의 P 비트를 저장하는 레지스터(여기서 N=M+P)와, 상기 레지스터내에 저장된 높은 차수의 P 비트를 상기 제1버스 마스터에 의해 발생된 M 비트 어드레스와 연결하여 상기 제2버스상의 상기 제2버스 메모리 목표에서의 메모리 어드레싱을 위한 N 비트 어드레스를 형성하는 로직(logic)을 구비한 상기 제어기를 포함하는 컴퓨터 시스템.A first bus having a memory addressing function of M bits; A first bus master connected to the first bus and generating an M bit address for memory access; A second bus, connected to said first bus, having a N-bit memory addressing function, where N is greater than M; A second bus memory target connected to the second bus; A direct memory access controller connected to the first bus, the register storing a high order P bit (where N = M + P) and a high order P bit stored in the register are generated by the first bus master. And a controller having logic coupled to the configured M bit address to form an N bit address for memory addressing at the second bus memory target on the second bus. 제17항에 있어서, 다수의 제1버스 마스터를 더 포함하고, 상기 DMA제어기는 메모리 어드레스가 통신되는 다수의 DMA채널, 상이한 DMA채널은 통해 통신하는 각각의 제1버스 마스터, 다수의 저장 위치를 구비한 레지스터, 상기 DMA 채널의 상이한 하나에 대응하는 각각의 저장 위치를 가지는 컴퓨터 시스템.18. The system of claim 17, further comprising a plurality of first bus masters, wherein the DMA controller further comprises: a plurality of DMA channels through which memory addresses are communicated, each first bus master through different DMA channels, and a plurality of storage locations. And a respective storage location corresponding to a different one of said DMA channels. 제18항에 있어서, 상기 레지스터는 개별적인 저장 위치에서 상기 P 비트의 각각의 지정값을 저장하도록 프로그램되는 컴퓨터 시스템.19. The computer system of claim 18 wherein the registers are programmed to store respective designations of the P bits in separate storage locations. 제19항에 있어서, 상기 제1버스는 산업 표준 구조 버스이며, 상기 제2버스는 주변장치 소자 상호접속버스인 컴퓨터 시스템.20. The computer system of claim 19 wherein the first bus is an industry standard structure bus and the second bus is a peripheral device interconnect bus. 제20항에 있어서, 상기 제1버스는 산업 표준 구조 버스이며, 상기 제2버스는 주변장치 소자 상호접속버스인 컴퓨터 시스템.21. The computer system of claim 20 wherein the first bus is an industry standard structure bus and the second bus is a peripheral device interconnect bus. 제21항에 있어서, M은 24, N은 32 그리고 P는 8인 컴퓨터 시스템.22. The computer system of claim 21 wherein M is 24, N is 32 and P is 8. 제22항에 있어서, 상기 DMA 제어기는 직결 DMA 제어기인 컴퓨터 시스템.23. The computer system of claim 22 wherein the DMA controller is a direct DMA controller. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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PL (1) PL320022A1 (en)
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100333584B1 (en) * 1999-06-10 2002-04-22 포만 제프리 엘 Data transfer system

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH103447A (en) * 1996-06-18 1998-01-06 Matsushita Electric Ind Co Ltd Bus bridge device
US5857080A (en) * 1996-09-10 1999-01-05 Lsi Logic Corporation Apparatus and method for address translation in bus bridge devices
US6163818A (en) * 1998-08-27 2000-12-19 Xerox Corporation Streaming memory controller for a PCI bus
AU2002328037A1 (en) * 2002-09-23 2004-04-08 Telefonaktiebolaget Lm Ericsson (Publ) Computer system and method for accessing external peripheral devices in a computer system
CN102331978A (en) * 2011-07-07 2012-01-25 曙光信息产业股份有限公司 DMA (Direct Memory Access) controller access implementation method for Loongson blade large-memory address devices
US8817810B2 (en) 2012-06-27 2014-08-26 Nxp B.V. Communications apparatus, system and method with error mitigation
US10284247B2 (en) 2013-06-10 2019-05-07 Nxp B.V. System and method for bit processing in a central network component

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4878166A (en) * 1987-12-15 1989-10-31 Advanced Micro Devices, Inc. Direct memory access apparatus and methods for transferring data between buses having different performance characteristics
US5214767A (en) * 1989-02-07 1993-05-25 Compaq Computer Corp. Full address and odd boundary direct memory access controller which determines address size by counting the input address bytes
DE69020212T2 (en) * 1989-04-07 1996-04-04 Tektronix Inc Bus-to-bus interface system with lock conversion.

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100333584B1 (en) * 1999-06-10 2002-04-22 포만 제프리 엘 Data transfer system

Also Published As

Publication number Publication date
WO1996017304A1 (en) 1996-06-06
CA2160499A1 (en) 1996-05-31
PL320022A1 (en) 1997-09-01
CN1151050A (en) 1997-06-04
BR9505209A (en) 1997-09-16
EP0795159A1 (en) 1997-09-17
JPH08235105A (en) 1996-09-13

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