KR960015521B1 - Semiconductor device and the manufacture method - Google Patents
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Abstract
내용없음No content
Description
제1도는 이 발명의 제1실시예에 의한 반도체장치의 단면도.1 is a cross-sectional view of a semiconductor device according to the first embodiment of this invention.
제2도-제18도는 이 발명의 제조방법에 의한 반도체장치의 각 제조공정 표시도.2 to 18 are each manufacturing process display diagram of the semiconductor device by the manufacturing method of this invention.
제19도는 제1도의 X-X선에 따른 단면의 불순물농도 표시도.FIG. 19 is a diagram showing impurity concentrations in cross section taken along the X-X ray of FIG.
제20도는 이 발명의 제2실시예에 의한 반도체장치의 단면도.20 is a sectional view of a semiconductor device according to a second embodiment of this invention.
제21도는 이 발명의 제3실시예에 의한 반도체장치의 단면도.21 is a sectional view of a semiconductor device according to a third embodiment of this invention.
제22도는 이 발명의 제3실시예에 의한 반도체장치의 제조방법을 표시하는 첫째도면.FIG. 22 is a first view showing a method of manufacturing a semiconductor device according to the third embodiment of the present invention.
제23도는 이 발명의 제3실시예에 의한 반도체장치의 제조방법을 표시하는 둘째도면.FIG. 23 is a second diagram showing a method of manufacturing a semiconductor device according to the third embodiment of the present invention.
제24도는 제23도의 Y-Y선에 따른 불순물농도 표시도.24 is a diagram showing impurity concentrations along the Y-Y line in FIG.
제25도는 제21도의 X-X선에 따른 단면의 불순물농도 표시도.FIG. 25 is a diagram showing impurity concentrations in cross section taken along X-rays of FIG.
제26도는 DRAM의 기본구조를 표시하는 개략도.26 is a schematic diagram showing the basic structure of a DRAM.
제27도는 메모리셀어레이내의 반도체장치의 배열을 표시하는 개략도.27 is a schematic diagram showing an arrangement of semiconductor devices in a memory cell array.
제28도는 반도체장치의 등가회로표시도.28 is an equivalent circuit diagram of a semiconductor device.
제29도는 메모리셀어레이의 평면배치도.29 is a planar layout view of a memory cell array.
제30도는 종래의 반도체장치의 단면배치도.30 is a sectional layout view of a conventional semiconductor device.
제31도-제45도는 종래의 제조방법에 의한 반도체장치의 각 제조공정 표시도.31 to 45 are each manufacturing process display diagram of the semiconductor device by the conventional manufacturing method.
제46도는 제30도의 X-X선에 따른 단면의 불순물농도 표시도.FIG. 46 is a view showing impurity concentration in cross section taken along X-ray of FIG.
제47도는 반도체기판에 설치된 확산영역의 확대로 인한 소자특성의 열화를 표시하는 개략도.Fig. 47 is a schematic diagram showing deterioration of device characteristics due to the expansion of the diffusion region provided in the semiconductor substrate.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 반도체기판 2 : 소자분리영역1: semiconductor substrate 2: device isolation region
3,4 : 불순물확산영역 5 : 워드선3,4 impurity diffusion region 5 word line
6 : 제1반도체층 7 : 제2반도체층6: first semiconductor layer 7: second semiconductor layer
8 : 제3반도체층 9 : 층간절연막8: third semiconductor layer 9: interlayer insulating film
10 : 배선층 11 : 절연층10: wiring layer 11: insulating layer
40 : 반도체장치 41,42 : 절연막40 semiconductor device 41,42 insulating film
9a,42a : 접촉공9a, 42a: Contact hole
이 발명은 반도체장치 및 그 제조방법에 관한 것으로서 특히 처리속도와 소자분리가 개량된 반도체장치 및 이러한 반도체장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having improved processing speed and device isolation, and a method of manufacturing the semiconductor device.
디지탈시스템에 있어서, 정보의 처리나 연산을 실행하기 위하여는 2진수로 부호화된 정보 또는 데이터를 일단 기억시키고 필요에 따라 판독하는 기억장치(IC메모리)가 최근 개발되어 있다.BACKGROUND OF THE INVENTION In a digital system, in order to execute information processing or calculation, a storage device (IC memory) for storing a binary coded information or data once and reading it as necessary has recently been developed.
IC메모리는 그 기능에 따라 여러 종류로 분류되나, 그중 하나는 콘덴서에 저장된 전하의 유무에 의하여 정보를 기억하고, 일정시간마다 충전에 의하여 재기록(갱생)되며, 전력이 ''오프''시 모든 기억을 상실하는(비영속성) DRAM(Dynamic Random Access Memory)이 있다.IC memory is classified into various types according to its function, but one of them stores information by the presence or absence of electric charge stored in the capacitor, and rewrites (renews) by charging every certain time, and when the power is `` off '' There is a dynamic random access memory (DRAM) that loses memory (non-persistence).
제26도에서, DRAM은 기본적으로 다수의 반도체메모리장치를 포함하는 메모리셀어레이(100)와, 입출력에 필요한 X해독기(110) 및 Y해독기(120)와, 입출력제어회로(130) 으로 구성된다.In FIG. 26, a DRAM basically includes a memory cell array 100 including a plurality of semiconductor memory devices, an X decoder 110 and a Y decoder 120 necessary for input and output, and an input / output control circuit 130. .
제27도를 참조하여, 메모리셀어레이(100)내의 반도체기억장치(140)는 행방향으로 뻗는 다수의 워드선 WL1, WL2,… WLn와 열방향으로 뻗은 다수의 비트선 BL1, BL2,… ,BLn의 교점에 배치된다.Referring to FIG. 27, the semiconductor memory device 140 in the memory cell array 100 includes a plurality of word lines WL 1 , WL 2 ,... Extending in the row direction. WL n and a plurality of bit lines BL 1 , BL 2 ,... At the intersection of BL n .
다시 제26도를 참조하여 목표반도체장치(140)의 위치를 지정하는 주소신호는 X주소(110a) 및 Y주소(120a)로부터 부여된다.Referring back to FIG. 26, an address signal specifying the position of the target semiconductor device 140 is given from the X address 110a and the Y address 120a.
목표반도체장치(140)로의 기록 및 판독은 입출력제어신호(130a)에 의하여 실시된다. X해독기(110) 및 Y해족기(120)는 주소신호를 사용하여 주소를 선택하는 회로이다.Writing to and reading from the target semiconductor device 140 is performed by the input / output control signal 130a. The X decoder 110 and the Y decoder 120 are circuits for selecting an address using an address signal.
상기 반도체장치(140)는 콘덴서내에 저장된 전하의 유무에 의하여 정보를 기억하는 메모리이다.The semiconductor device 140 is a memory for storing information depending on the presence or absence of charge stored in the capacitor.
제28도는 반도체장치(140)의 등가회로를 표시한다. 반도체장치(140)는 하나의 전계효과트랜지스터(150)와 하나의 콘덴서(160)를 포함한다.28 shows an equivalent circuit of the semiconductor device 140. The semiconductor device 140 includes one field effect transistor 150 and one capacitor 160.
콘덴서(160)에 저장된 전하의 유무는 미리충전(precharged)된 비트선의 콘덴서 cd를 통해 전계효과트랜지스터(150)로 흐르는 전류에 의한 판정에 의하여 판독이 이루어진다.The presence or absence of the electric charge stored in the capacitor 160 is read by the determination of the current flowing through the capacitor cd of the precharged bit line to the field effect transistor 150.
제29도는 메모리셀어레이(100)의 평면도이다. 비트선(60)은 열방향으로 배치되어 비트선접촉부(60a)에서 반도체기판(51)상에 설치된 불순물확산영역(54)과 접촉하고 있다. 워드선(55)은 행방향에 배치되어 있다.29 is a plan view of the memory cell array 100. The bit line 60 is arranged in the column direction and contacts the impurity diffusion region 54 provided on the semiconductor substrate 51 in the bit line contact portion 60a. The word line 55 is arranged in the row direction.
제30도를 참조하여, 반도체 기억장치(140)의 내부구조를 설명한다.Referring to FIG. 30, the internal structure of the semiconductor memory device 140 will be described.
제30도는 제29도의 X-X선에 따른 단면도이다.FIG. 30 is a cross-sectional view taken along X-ray of FIG. 29. FIG.
P형 반도체기판(51)의 주표면에 소자분리영역(52)이 형성된다. 이 소자분리영역(52)에 의하여 포위된 활성영역에는 P형반도체기판(51)의 주표면에 절연막(70)을 통하여 워드선(55)이 형성된다. n형 불순물용역(53)(54)은 상기 워드선(55)을 사이에 끼운 영역내위치에 P형반도체기판(51)의 표면으로부터 소정깊이에 걸쳐 형성된다. 워드선(55)은 상면과 측면이 절연막(71)으로 덮혀있다.An element isolation region 52 is formed on the main surface of the P-type semiconductor substrate 51. In the active region surrounded by the device isolation region 52, a word line 55 is formed on the main surface of the P-type semiconductor substrate 51 through the insulating film 70. The n-type impurity services 53 and 54 are formed over a predetermined depth from the surface of the P-type semiconductor substrate 51 at a position in the region sandwiching the word line 55. The top and side surfaces of the word line 55 are covered with the insulating film 71.
이 절연막(71)의 상면측에는 그 표면에 따라 n형불순물이 주입(dope)된 폴리실리콘으로 된 제1반도체층(57)이 형성되어 있다. 이 제1반도체층(57)은 절연막(71)에 설치된 접촉공(71a)에서 불순물영역(53)에 전기적으로 접속된다.On the upper surface side of the insulating film 71, a first semiconductor layer 57 made of polysilicon in which n-type impurities are implanted is formed along the surface thereof. The first semiconductor layer 57 is electrically connected to the impurity region 53 in the contact hole 71a provided in the insulating film 71.
산화막으로 된 절연막(61)은 제1반도체층(57)의 표면을 따라 형성된다. n형불순물이 주입된 폴리실리콘으로 된 제3반도체층(58)은 절연막(61)의 표면을 따라 형성된다. 이 제3반도체층(58)의 표면에는 층간절연막(59)을 통하여 배선층(60)이 형성된다. 이 배선층(60)은 층간절연막(59)에 설치된 접촉공(59a)에서 불순물영역(54)에 전기적으로 접속된다.An insulating film 61 made of an oxide film is formed along the surface of the first semiconductor layer 57. A third semiconductor layer 58 made of polysilicon implanted with n-type impurities is formed along the surface of the insulating film 61. The wiring layer 60 is formed on the surface of the third semiconductor layer 58 through the interlayer insulating film 59. The wiring layer 60 is electrically connected to the impurity region 54 in the contact hole 59a provided in the interlayer insulating film 59.
상기와 같은 구조의 반도체장치(140)에서, 워드선(55) 및 불순물영역(53)(54)은 전계효과 트랜지스터를 구성한다. 또 제1반도체층(57)은 하부전극을 형성하고, 절연층(61)은 유전체층을 형성하여, 제3반도체층(58)은 상부전극을 형성하고 이들은 함께 콘덴서를 구성한다.In the semiconductor device 140 having the above structure, the word line 55 and the impurity regions 53 and 54 constitute a field effect transistor. In addition, the first semiconductor layer 57 forms a lower electrode, the insulating layer 61 forms a dielectric layer, and the third semiconductor layer 58 forms an upper electrode, which together form a capacitor.
다음은 상기 구조의 반도체장치(140)의 제조방법을 제31도-제45도에 의하여 설명한다.Next, a manufacturing method of the semiconductor device 140 having the above structure will be described with reference to FIGS.
먼저 제31도를 참조하여, 소자분리영역(52)을 LOCOS방법에 의하여 P형 반도체기판(51)의 주표면전면에 형성한다.First, referring to FIG. 31, the device isolation region 52 is formed on the front surface of the main surface of the P-type semiconductor substrate 51 by the LOCOS method.
제32도를 참조하여, 반도체기판(51)의 주표면전면에 산화막(70)을 형성한다.Referring to FIG. 32, an oxide film 70 is formed on the entire main surface of the semiconductor substrate 51.
제33도를 참조하여, 반도체기판(51) 의 전표면에 폴리실리콘층(55a) 을 형성한다.Referring to FIG. 33, a polysilicon layer 55a is formed on the entire surface of the semiconductor substrate 51. FIG.
제34도를 참조하여, 폴리실리콘층(55a)의 표면에 사진제판기술에 의하여 소정형상의 레지스트막(72)을 형성한다.Referring to FIG. 34, a resist film 72 of a predetermined shape is formed on the surface of the polysilicon layer 55a by photolithography.
제35도를 참조하여 레지스트막(72)을 마스크로하여 폴리실리콘층(55a)과 산화막(70)을 이방성에칭하여 워드선(55)을 형성한다.Referring to FIG. 35, the word line 55 is formed by anisotropically etching the polysilicon layer 55a and the oxide film 70 using the resist film 72 as a mask.
그다음, 제36도를 참조하여 레지스트막(72)을 제거후 워드선(55) 및 소자분리영역(52)을 마스크로하여 반도체기판(51)의 주표면으로 인을 주입하여 n형 불순물영역(53)(54)을 형성한다.Next, referring to FIG. 36, after removing the resist film 72, phosphorus is implanted into the main surface of the semiconductor substrate 51 using the word line 55 and the device isolation region 52 as a mask to form an n-type impurity region ( 53, 54 are formed.
제37도를 참조하여, 반도체기판(51)의 전면에 CVD방법에 의하여 산화막(71)을 증착한다.Referring to FIG. 37, an oxide film 71 is deposited on the entire surface of the semiconductor substrate 51 by the CVD method.
제38도를 참조하여, 산화막(71)을 이방성에칭등에 의하여 에칭하여 불순물영역(53)과 연결되는 접촉공(71a)을 형성한다.Referring to FIG. 38, the oxide film 71 is etched by anisotropic etching or the like to form contact holes 71a connected to the impurity region 53.
다음 제39도를 참조하여 고농도의 인을 함유하는 폴리실리콘을 절연막(71)과 접촉공(71a)의, 표면을 따라 퇴적하여 제1반도체층(57)을 형성한다.Next, referring to FIG. 39, polysilicon containing a high concentration of phosphorus is deposited along the surface of the insulating film 71 and the contact hole 71a to form the first semiconductor layer 57. FIG.
제40도를 참조하여, 소정의 형상의 레지스트막(21)을 제1반도체층(57)의 표면에 형성하고 불순물영역(54)의 대략상방의 제1반도체층(57)을 이방성에칭으로 제거한다.Referring to FIG. 40, a resist film 21 having a predetermined shape is formed on the surface of the first semiconductor layer 57, and the first semiconductor layer 57 substantially above the impurity region 54 is removed by anisotropic etching. do.
제41도를 참조하여, 레지스트막(21)을 제거후, 제1반도체층(57)의 전면에 산화막으로 된 절연막(61)을 형성한다.Referring to FIG. 41, after removing the resist film 21, an insulating film 61 made of an oxide film is formed on the entire surface of the first semiconductor layer 57. FIG.
제42도를 참조하여, 절연층(61) 및 산화막(71)의 표면에 고농도의 인을 함유하는 폴리실리콘으로 된 제2반도체층(58)을 형성한다.Referring to FIG. 42, a second semiconductor layer 58 made of polysilicon containing a high concentration of phosphorus is formed on the surfaces of the insulating layer 61 and the oxide film 71. As shown in FIG.
그다음 제43도를 참조하여, 제2반도체층(58)의 표면에 소정형상의 레지스트막(22)을 형성하고, 불순물영역(54)의 대략상방의 제2반도체층(58)을 이방성에칭으로 제거한다.Next, referring to FIG. 43, a resist film 22 having a predetermined shape is formed on the surface of the second semiconductor layer 58, and the second semiconductor layer 58 substantially above the impurity region 54 is anisotropically etched. Remove
제44도를 참조하여 레지스트막(22)을 제거한후 제2반도체층(58)의 전표면에 층간절연막(59)을 형성한다.After removing the resist film 22 with reference to FIG. 44, an interlayer insulating film 59 is formed on the entire surface of the second semiconductor layer 58. Referring to FIG.
제45도를 참조하여, 층간절연막(59)의 소결(燒結) 및 표면의 평탄화후 불순물영역(54)에 도달하는 접촉공(59a)을 사진제판기술등에 의하여 형성한다.Referring to FIG. 45, a contact hole 59a reaching the impurity region 54 after sintering the interlayer insulating film 59 and planarization of the surface is formed by photolithography.
그후 층간절연막(59)의 표면 및 접촉공(59a)에 폴리실리콘등으로 된 배선층(60)을 형성함으로써 제30도에 표시한 바와 같은 반도체장치(140)가 완성된다. 그러나, 제45도를 참조하여, 상기 구조의 반도체장치는 동그라미 표시된 A점에서 콘덴서가 뾰죽하게 되어 있으므로 전계집중으로 인하여 콘덴서가 파손되기 쉽다. 또 제1반도체층(57)의 높은 불순물농도 때문에 워드선(55)과 제1반도체층(57)간에 기생용량(parasitic capacitance)이 발생하게 된다. 이 결과 워드선구동회로(도시생략)으로부터 먼 워드선은 전압변화에 시간이 더 걸리므로 반도체장치의 처리속도를 저하시키게 된다.Thereafter, the wiring layer 60 made of polysilicon or the like is formed in the surface of the interlayer insulating film 59 and the contact hole 59a to complete the semiconductor device 140 as shown in FIG. However, with reference to FIG. 45, in the semiconductor device of the above structure, the capacitor is pointed at the circled point A, so that the capacitor is easily damaged due to electric field concentration. In addition, parasitic capacitance is generated between the word line 55 and the first semiconductor layer 57 due to the high impurity concentration of the first semiconductor layer 57. As a result, the word lines farther from the word line driver circuit (not shown) take longer to change the voltage, thereby reducing the processing speed of the semiconductor device.
마찬가지로, 기생용량이 배선층(60)과 제2반도체층(58)간에 발생되어 반도체장치의 처리속도룰 감소시키게 된다. 한편, 제1반도체층에 함유된 불순물은 제조과정에서 열처리공정등에 의하여 불순물영역으로 확산되므로 기판표면의 불순물영역의 확산깊이를 증가시키게 된다.Similarly, parasitic capacitance is generated between the wiring layer 60 and the second semiconductor layer 58 to reduce the processing speed of the semiconductor device. On the other hand, the impurity contained in the first semiconductor layer is diffused into the impurity region by the heat treatment process in the manufacturing process, thereby increasing the depth of diffusion of the impurity region on the surface of the substrate.
다시 제41도-제45도를 참조하여, 불순물영역이 각 공정을 통하여 크게 확대되는 것을 알 수 있다. 특히 층간절연막(59)의 평탄화를 위한 열처리에 있어서, 약 850℃에서 2시간동안 경미한 열처리를 실시하여도 불순물이 기판으로 깊숙히 확산된다.Referring back to FIGS. 41 to 45, it can be seen that the impurity region is greatly enlarged through each process. In particular, in the heat treatment for planarization of the interlayer insulating film 59, even if a slight heat treatment is performed at about 850 ° C. for 2 hours, impurities are deeply diffused into the substrate.
제46도는 제30도의 X-X선에 따른 단면의 불순물농도를 표시한다. 기판에 설치된 불순물영역이 상기와 같이 깊게 될수록 제46도에 표시한 바와 같이 불순물영역과 그 인접소자의 불순물영역간의 거리가 더욱 가까워진다. 이결과, 불순물확산영역의 계면에 발생된 공핍(空乏)층(80)이 서로 연결되어 펀치스루(punch through)를 일으키기 때문에 반도체소자특성의 열화 및 기억유지의 불량을 초래하게 된다.FIG. 46 shows the impurity concentration of the cross section along the X-X ray of FIG. As the impurity region provided on the substrate becomes deeper as described above, as shown in FIG. 46, the distance between the impurity region and the impurity region of the adjacent element becomes closer. As a result, the depletion layers 80 generated at the interface of the impurity diffusion region are connected to each other to cause punch through, resulting in deterioration of semiconductor device characteristics and poor memory retention.
이와 같은 문제점을 해결하는 수단으로서는 제1반도체층내에 함유된 불순물농도를 저하시킴으로써 불순물영역으로의 불순물확산을 억제하는 방법 및 충간절연막의 평탄화를 위한 열처리온도를 낮추는 방법을 포함한다. 그러나 확산억제방법에 의하면 제1반도체층의 불순물농도가 감소되면 제1도전층의 배선저항치가 증가하여 콘덴서의 용량을 저하시키게 된다.Means for solving such a problem include a method of suppressing the diffusion of impurities into the impurity region by lowering the impurity concentration contained in the first semiconductor layer and a method of lowering the heat treatment temperature for planarization of the interlayer insulating film. However, according to the diffusion suppression method, when the impurity concentration of the first semiconductor layer decreases, the wiring resistance of the first conductive layer increases, thereby lowering the capacitor capacity.
후자의 방법에 의하면, 층간절연막의 평탄화가 불충분하게되어 층간절연막의 표면에 단차가 남게되므로 다음공정에서 배선층등 형성에 악영향을 끼치게 된다. 즉 양자의 방법은 결과적으로 소자특성을 저하시키게된다.According to the latter method, the planarization of the interlayer insulating film is insufficient, leaving a step on the surface of the interlayer insulating film, which adversely affects the formation of the wiring layer in the next step. In other words, both methods result in deterioration of device characteristics.
이 발명의 목적은 콘덴서단부에 전계집중을 방지하여 고도의 신뢰성있는 특성의 반도체장치와 그 제조방법을 제공하는데 있다.An object of the present invention is to provide a semiconductor device having a highly reliable characteristic and a manufacturing method thereof by preventing electric field concentration at the capacitor end.
이 발명의 다른 목적은 처리속도를 향상시키는 고도의 신뢰성있는 특성의 반도체장치와 그 제조방법을 제공하는데 있다. 이 발명의 또다른 목적은 제1반도체층으로부터 불순물확산영역으로의 불순물확산을 억제하는 고도의 신뢰성있는 특성의 반도체장치를 제공하는데 있다. 이 발명의 한 특징에 의하면, 반도체장치에는 제1반도체층보다 고농도이고 제1반도체층의 표면에 따라 형성된 불순물을 함유하는 제2반도체층이 설치된다.Another object of the present invention is to provide a highly reliable semiconductor device and a method of manufacturing the same, which improves the processing speed. Another object of the present invention is to provide a semiconductor device of highly reliable characteristics which suppresses the diffusion of impurities from the first semiconductor layer to the impurity diffusion region. According to one feature of this invention, the semiconductor device is provided with a second semiconductor layer which is higher than the first semiconductor layer and contains impurities formed along the surface of the first semiconductor layer.
이러한 구성은 제1반도체층과 제2반도체층으로 구성된 콘덴서의 단부에 전계집중을 감소시키므로 콘덴서의 파손을 방지하게 된다. 이 발명의 다른 특성에 의하면, 반도체장치에는 도전층과, 이 도전층상에 층간절연막을 개재시킨 제1반도체층이 형성된다. 제1반도체층상에는 이 제1반도체층보다 고농도의 불순물을 함유하는 제2반도체층이 설치된다.This configuration reduces the electric field concentration at the ends of the capacitors composed of the first semiconductor layer and the second semiconductor layer, thereby preventing breakage of the capacitor. According to another characteristic of this invention, the semiconductor device is provided with a conductive layer and a first semiconductor layer having an interlayer insulating film interposed thereon. On the first semiconductor layer, a second semiconductor layer containing a higher concentration of impurities than the first semiconductor layer is provided.
이 결과 제1반도체층과 제2반도체층으로 구성된 콘덴서의 하부전극과 도전층간에 기생용량은 감소되고 반도체장치의 빠른 처리속도를 얻게된다. 이 발명의 또 다른 특징에 의하면, 반도체장치에는 절연막을 개재시킨 제1 및 제2의 도전층이 설치된다. 이 제1 및 제2의 도전층은 또한 절연막에 인접한 영역에 각각 제1및 제2의 버퍼층을 포함한다.As a result, parasitic capacitance is reduced between the lower electrode and the conductive layer of the capacitor composed of the first semiconductor layer and the second semiconductor layer, and the processing speed of the semiconductor device is obtained. According to still another feature of the present invention, the semiconductor device is provided with first and second conductive layers with an insulating film interposed therebetween. These first and second conductive layers also include first and second buffer layers, respectively, in regions adjacent to the insulating film.
절연막에 대한 제1 및 제2의 버퍼층의 대향측에는 각각 제1 및 제2의 주도전층이 설치된다. 이는 제1도전층과 제2도전층간의 기생용량을 감소시켜 반도체장치의 처리속도를 증가시킨다.First and second main conductive layers are provided on opposite sides of the first and second buffer layers to the insulating film, respectively. This reduces the parasitic capacitance between the first conductive layer and the second conductive layer, thereby increasing the processing speed of the semiconductor device.
한 특징에 있어서, 이 발명에 의한 반도체장치의 제조방법은 제1반도체층을 형성하는 공정과 그후 제1반도체층상에 소정농도의 불순물을 함유하는 제2반도체층을 형성하는 공정을 포함한다.In one aspect, the method of manufacturing a semiconductor device according to the present invention includes a step of forming a first semiconductor layer and then a step of forming a second semiconductor layer containing a predetermined concentration of impurities on the first semiconductor layer.
이 구성에서 제2반도체층에 주입된 고농도불순물이 불순물영역으로 확산되려면은 제1반도체층을 통과하지 않으면 안된다. 이때문에 제2반도체층내에 함유된 불순물의 확산으로인한 불순물영역의 확대를 방지하게된다.In this configuration, the high concentration impurity injected into the second semiconductor layer must pass through the first semiconductor layer in order to diffuse into the impurity region. This prevents the enlargement of the impurity region due to the diffusion of the impurities contained in the second semiconductor layer.
다른 특징에 있어서, 이 발명에 의한 반도체장치의 제조방법은 제1반도체층과 제2반도체층간에 자연산화막을 형성하는 공정을 포함하여, 이 산화막은 각 제조공정에서 열처리시 하부전극에 함유된 불순물이 불순물영역으로 확산되는 것을 억제함으로써 불순물영역의 확대를 방지하게 된다.In another aspect, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a natural oxide film between a first semiconductor layer and a second semiconductor layer, wherein the oxide film contains impurities contained in the lower electrode during heat treatment in each manufacturing process. By suppressing diffusion into this impurity region, expansion of the impurity region is prevented.
다음은 이 발명에 의한 반도체장치인 DRAM의 제1실시예를 도면에 의하여 설명한다. 이 실시예는 종래의 DRAM과 동작원리등이 동일하므로 상이한 구조 및 그 제조방법에 대하여서만 설명한다.Next, a first embodiment of a DRAM which is a semiconductor device according to the present invention will be described with reference to the drawings. Since this embodiment has the same operation principle as that of a conventional DRAM, only a different structure and a manufacturing method thereof will be described.
제1도를 참조하여, 반도체장치(40)의 구조를 설명한다. 제1도는 먼저 설명한 종래의 반도체장치를 표시한 제22도의 X-X선에 따른 단면도에 대응하는 단면도이다.Referring to FIG. 1, the structure of the semiconductor device 40 will be described. FIG. 1 is a cross-sectional view corresponding to the cross-sectional view taken along the X-X line of FIG. 22 showing the conventional semiconductor device described above.
P형 반도체기판(1)의 주표면에 SiO2등으로 된 소자분리영역(2)이 형성된다. 이 소자분리영역(2)으로 포위된 활성영역에는 P형반도체기판(1)의 주표면상에 SiO2등으로 된 절연막(41)을 개재시켜 워드선(5)이 형성된다.An element isolation region 2 made of SiO 2 or the like is formed on the main surface of the P-type semiconductor substrate 1. The word line 5 is formed in the active region surrounded by the device isolation region 2 with an insulating film 41 made of SiO 2 or the like on the main surface of the P-type semiconductor substrate 1.
워드선(5)은 그 하면에 설치되고 불술물농도가 1×1019cm-3∼1×1021cm-3정도의 n형불순물인 인(P)이 주입된 폴리실리콘등으로 된 주도전층(5a)과 그 상면에 설치되고 불순물농도가 1×1014cm-3∼1×1019cm-3정도의 n형불순물인 인이 주입된 폴리실리콘으로 된 버퍼층(5b)을 포함한다. 농도가 1×1017cm-3∼1×1021cm-3정도의 N형 불순물영역(3) 및 (4)이 P형 반도체기판(1)의 표면으로부터 소정깊이에 걸쳐 형성되고 그 사이에는 워드선(5)이 위치한다. 워드선(5)의 상면과 측면은 SiO2등으로 된 절연막(42)으로 피복된다. 이 절연막(42)의 상면을 따라 농도가 1×1014cm-3∼1×1019cm-3정도의 n형불순물인 인이 주입된 폴리실리콘으로 된 제1반도체층(6)이 형성된다.The word line 5 is formed on the lower surface of the main conductor layer made of polysilicon or the like in which phosphorus (P) is injected, which is an n-type impurity having a concentration of 1 × 10 19 cm -3 to 1 × 10 21 cm -3 . (5a) and a buffer layer 5b made of polysilicon implanted with phosphorus, which is an n-type impurity having an impurity concentration of about 1 × 10 14 cm −3 to 1 × 10 19 cm −3 . N-type impurity regions 3 and 4 having a concentration of about 1 × 10 17 cm −3 to 1 × 10 21 cm −3 are formed over a predetermined depth from the surface of the P-type semiconductor substrate 1, and therebetween. The word line 5 is located. The top and side surfaces of the word line 5 are covered with an insulating film 42 made of SiO 2 or the like. A first semiconductor layer 6 made of polysilicon implanted with phosphorus having an n-type impurity having a concentration of about 1 × 10 14 cm −3 to 1 × 10 19 cm −3 is formed along the upper surface of the insulating film 42. .
제1반도체층(6)은 절연막(42)내에 설치된 접촉공(42a)에서 불순물확산영역(3)과 전기적으로 접속한다. 제1도전층(6)의 표면을 따라 농도가 1×1019cm-3∼1×1021cm-3정도의 n형불순물인 인이 주입된 폴리실리콘으로 된 제2반도체층(7)이 형성된다. SiO2등으로 된 절연층(11)이 제2반도체층(7)의 표면을 따라 형성된다. 이 절연층(11)의 표면을 따라 제3반도체층(8)이 형성된다.The first semiconductor layer 6 is electrically connected to the impurity diffusion region 3 in the contact hole 42a provided in the insulating film 42. A second semiconductor layer 7 made of polysilicon implanted with phosphorus having an n-type impurity of about 1 × 10 19 cm -3 to 1 × 10 21 cm -3 along the surface of the first conductive layer 6 Is formed. An insulating layer 11 made of SiO 2 or the like is formed along the surface of the second semiconductor layer 7. A third semiconductor layer 8 is formed along the surface of the insulating layer 11.
이 제3반도체층(8)은 그 하면에 설치되고 농도가 1×1019cm-3∼1×1021cm-3정도의 n형불순물인 인이 주입된 폴리실리콘으로 된 주도전층(8a)과 그 상면에 설치되고 농도가 1×1014cm-3∼1×1019m-3정도인 n형불순물인 인이 주입된 폴리실리콘으로 된 버퍼층(8b)을 포함한다. 이 제3반도체층(8)의 표면상에는 SiO2등으로 된 층간절연막(9)을 개재시켜 배선층(10)을 형성한다. 이 배선층(10)은 층간절연막(9)에 설치된 접촉공(9a)에서,불순물확산영역(4)에 전기적으로 접속된다. 배선층(10)은 그 하면에 설치되고 농도가 1×1014cm-3∼1×1019m-3정도의 n형불순물인 인이 주입된 폴리실리콘으로 된 버퍼층(10a)과, 그 상면에 설치되고 농도가 1×1019cm-3∼1×1021cm-3정도의 n형불순물인 인이 주입된 폴리실리콘으로 된 주도전층(10b)을 포함한다.The third semiconductor layer 8 is provided on the lower surface thereof, and the main conductive layer 8a made of polysilicon implanted with phosphorus having an n-type impurity of about 1 × 10 19 cm −3 to 1 × 10 21 cm −3 . And a polysilicon buffer layer 8b, which is provided on the upper surface thereof and is infused with phosphorus which is an n-type impurity having a concentration of about 1 × 10 14 cm −3 to 1 × 10 19 m −3 . On the surface of the third semiconductor layer 8, the wiring layer 10 is formed via an interlayer insulating film 9 made of SiO 2 or the like. The wiring layer 10 is electrically connected to the impurity diffusion region 4 in the contact hole 9a provided in the interlayer insulating film 9. The wiring layer 10 is provided on the lower surface thereof, and a buffer layer 10a made of polysilicon implanted with phosphorus, which is an n-type impurity having a concentration of about 1 × 10 14 cm −3 to 1 × 10 19 m −3 , and an upper surface thereof. And a main conductive layer 10b of polysilicon implanted with phosphorus having an n-type impurity of about 1 × 10 19 cm -3 to 1 × 10 21 cm -3 .
상기 구성의 반도체장치(40)에서, 워드선(5)과 불순물확산영역(3)(4)는 전계효과 트랜지스터를 구성한다. 또 상기 제1반도체층(6)과 제2반도체층(7)이 하부전극이 되고, 절연층(11)이 유전체층을 형성하여, 제3반도체층(8)이 상부전극을 형성하고, 이들은 함께 콘덴서를 구성한다.In the semiconductor device 40 of the above structure, the word line 5 and the impurity diffusion regions 3 and 4 constitute a field effect transistor. In addition, the first semiconductor layer 6 and the second semiconductor layer 7 become lower electrodes, the insulating layer 11 forms a dielectric layer, and the third semiconductor layer 8 forms an upper electrode. Configure the capacitor.
상기와 같은 구성으로 제1도에 표시한 바와 같이 A로 표시된 동그라미부분의 반도체층에는 저농도 및 고농도의 불순물확산영역을 포함하는 2층구조가 된다. 이러한 구조는 전계집중을 감소시킨다. 또 반도체층(6)과 (7)로 형성되는 콘덴서의 하부전극은 종래의 하부전극보다 불순물농도가 저하되므로 처리속도가 향상된다.As shown in FIG. 1, the semiconductor layer of the circled portion A as shown in FIG. 1 has a two-layer structure including low concentration and high concentration impurity diffusion regions. This structure reduces field concentration. In addition, the lower electrode of the capacitor formed of the semiconductor layers 6 and 7 has a lower impurity concentration than the conventional lower electrode, thereby improving the processing speed.
다음은 상기 구성의 반도체장치(40)의 제조방법을 제2도-제17도를 참조하여 설명한다. 먼저, 제2도를 참조하여, P형 반도체기판(1)의 주표면에 LOCOS방법에 의하여 SiO2로 된 소자분리영역(2)을 형성한다.Next, a manufacturing method of the semiconductor device 40 having the above configuration will be described with reference to FIGS. First, referring to FIG. 2 , a device isolation region 2 made of SiO 2 is formed on the main surface of the P-type semiconductor substrate 1 by the LOCOS method.
제3도를 참조하여, 반도체기판(1)의 전면에 SiO2로 된 산화막(41)을 500Å-5000Å정도의 두께로 형성한다.Referring to FIG. 3, an oxide film 41 made of SiO 2 is formed on the entire surface of the semiconductor substrate 1 to a thickness of about 500 kV to 5000 kPa.
제4도를 참조하여 반도체기판(1)의 전면에 폴리실리콘층(5a)을 500Å-5000Å정도의 두께로 형성한다. 그후 불순물농도가 1×1014cm-3∼1×1019m-3인 폴리실리콘으로 된 버퍼층(5b)을 주도전층(a)상에 형성한다.Referring to FIG. 4, a polysilicon layer 5a is formed on the entire surface of the semiconductor substrate 1 to a thickness of about 500 kV to 5000 kPa. Thereafter, a buffer layer 5b made of polysilicon having an impurity concentration of 1 × 10 14 cm −3 to 1 × 10 19 m −3 is formed on the main conductive layer a.
제5도를 참조하여, 소정형상의 레지스트막(43)을 사진제판기술에 의하여 버퍼층(5b)표면에 형성한다.Referring to FIG. 5, a resist film 43 having a predetermined shape is formed on the surface of the buffer layer 5b by photolithography.
제6도를 참조하여, 이 레지스트막(43)을 마스크로하여 버퍼층(5b)과 주도전층(5a)을 소정형상으로 에칭하여 워드선(5)을 형성한다.Referring to FIG. 6, the word line 5 is formed by etching the buffer layer 5b and the main conductive layer 5a in a predetermined shape using the resist film 43 as a mask.
제7도를 참조하여, 레지스트막(43)을 제거한후 워드선(5)과 소자분리영역(2)을 마스크로 하여 반도체기판(1)의 주표면에 인을 주입하여 농도가 1×1019cm-3∼1×1021cm-3정도의 n형불순물영역(3)(4)을 형성한다.Referring to FIG. 7, after the resist film 43 is removed, phosphorus is implanted into the main surface of the semiconductor substrate 1 using the word lines 5 and the device isolation regions 2 as masks, thereby increasing the concentration to 1 × 10 19. An n-type impurity region (3) (4) of about cm -3 to 1 x 10 21 cm -3 is formed.
제8도를 참조하여, 반도체기판(1)의 전면에 CVD방법에 의하여 SiO2로 된 산소막(42)을 증착한다.Referring to FIG. 8, an oxygen film 42 made of SiO 2 is deposited on the entire surface of the semiconductor substrate 1 by the CVD method.
제9도를 참조하여, 절연막(42)을 이방성에칭으로 제거하여 불순물영역(3)에 도달하는 접촉공(42a)을 형성한다.Referring to FIG. 9, the insulating film 42 is removed by anisotropic etching to form contact holes 42a reaching the impurity region 3.
제10도를 참조하여, 불순물이 주입되지 않은 폴리실리콘을 절연막(42) 및 접촉공(42a)의 표면을 따라 200Å-5000Å정도의 두께로 퇴적시켜 제1반도체층(6)을 형성한다.Referring to FIG. 10, the first semiconductor layer 6 is formed by depositing polysilicon into which impurities are not implanted to a thickness of about 200 kV to about 5000 kPa along the surfaces of the insulating film 42 and the contact hole 42a.
제11도를 참조하여, 농도가 1×1019cm-3∼1×1021cm-3정도의 n형불순물이 주입된 폴리실리콘을 제1반도체층(6)의 표면을 따라 200Å∼5000Å정도의 두께로 퇴적하여 제2반도체층(7)을 형성한다.Referring to FIG. 11, polysilicon implanted with an n-type impurity having a concentration of about 1 × 10 19 cm -3 to 1 × 10 21 cm -3 is about 200 Pa to 5000 Pa along the surface of the first semiconductor layer 6. The second semiconductor layer 7 is formed by depositing at a thickness of.
다음에 제12도를 참조하여 제2반도체층(7)의 표면에 레지스트막(21)을 소정의 형상으로 형성하고, 대략 불순물확산영역(4)상방의 제 1반도체층(6)과 제 2 반도체층(7)을 이방성에치에 의하여 제거한다.Next, referring to FIG. 12, a resist film 21 is formed on the surface of the second semiconductor layer 7 in a predetermined shape, and the first semiconductor layer 6 and the second substantially above the impurity diffusion region 4 are formed. The semiconductor layer 7 is removed by anisotropic etching.
제13도를 참조하여, 레지스트막(21)을 제거한후 열산화법에 의하여 제2반도체층(7)의 전면에 SiO2등으로된 절연층(11)을 30Å∼1000Å정도의 두께로 형성한다.Referring to FIG. 13, after removing the resist film 21, an insulating layer 11 made of SiO 2 or the like is formed on the entire surface of the second semiconductor layer 7 by a thermal oxidation method to a thickness of about 30 kPa to about 1000 kPa.
제14도를 참조하여, 절연층(11)표면에 농도가 1×1019cm-3∼1×1021cm-3정도의 n형불순물인 인이 주입된 폴리실리콘으로 된 주도전층(8a)을 500Å∼5000Å정도의 두께로 퇴적한다.Referring to FIG. 14, the main conductive layer 8a made of polysilicon implanted with phosphorus, which is an n-type impurity having a concentration of about 1 × 10 19 cm −3 to 1 × 10 21 cm −3 , on the surface of the insulating layer 11. Is deposited to a thickness of about 500Å to 5000Å.
그후 다시 주도전층(8a)상에 불순물농도가 1×1014cm-3∼1×1019m-3의 n형불순물인 인이 주입된 폴리실리콘으로 된 버퍼층(8b)을 형성하여, 이에따라 주도전층(8a) 및 버퍼층(8b)으로 구성되는 상부전극(8)을 형성한다.Thereafter, a buffer layer 8b made of polysilicon implanted with phosphorus, an n-type impurity having an impurity concentration of 1 × 10 14 cm −3 to 1 × 10 19 m −3 , was formed on the main conductive layer 8a. An upper electrode 8 composed of the front layer 8a and the buffer layer 8b is formed.
그다음 제15도를 참조하여 상부전극(8)표면에 소정형상의 레지스트막(21)을 형성하고, 불순물확산영역(4)상방의 상부전극(8)을 이방성에칭으로 제거한다.Next, referring to FIG. 15, a resist film 21 having a predetermined shape is formed on the surface of the upper electrode 8, and the upper electrode 8 above the impurity diffusion region 4 is removed by anisotropic etching.
제16도를 참조하여, 래지스트막(21)을 제거한후 상부전극(8)의 전면에 SiO2등으로 된 층간절연막(9)을 형성한다.Referring to FIG. 16, after removing the resist film 21, an interlayer insulating film 9 made of SiO 2 or the like is formed on the entire surface of the upper electrode 8.
제17도를 참조하여, 층간절연막(9)의 소결과 그 표면의 평탄화후 불순물확산영역(4)에 도달하는 접촉공(9a)을 형성한다.Referring to FIG. 17, a contact hole 9a reaching the impurity diffusion region 4 after sintering the interlayer insulating film 9 and its surface is planarized is formed.
다음은 제18도를 참조하여, 층간절연막(9) 및 접촉공(9a)의 표면에 불순물이 주입되지 않은 폴리실리콘을 200Å∼500Å정도의 두께로 퇴적하여 버퍼층(10a)을 형성한다.Next, referring to FIG. 18, a polysilicon in which impurities are not implanted in the surfaces of the interlayer insulating film 9 and the contact hole 9a is deposited to a thickness of about 200 kV to 500 kPa to form the buffer layer 10a.
그후 농도가 1×1019cm-3∼1×1021cm-3의 n형불순물이 주입된 폴리실리콘을 버퍼층(10a)상에 200Å-5000Å정도의 두께로 퇴적하여 주도전층(10b)을 형성한다. 버퍼층(10a)과 주도전층(10b)은 비트선(10)을 형성한다.Thereafter, polysilicon implanted with n-type impurities having a concentration of 1 × 10 19 cm -3 to 1 × 10 21 cm -3 was deposited on the buffer layer 10a to a thickness of about 200 μm to 5000 μm to form the main electrode layer 10b. do. The buffer layer 10a and the main conductive layer 10b form a bit line 10.
상술한 처리로 제1도에 표시한 반도체장치(40)를 완성하게 된다.The above-described processing completes the semiconductor device 40 shown in FIG.
앞에서 설명한 바와 같이 제1반도체층(6)을 구비함으로써 제2반도체층(7)에 함유된 불순물이 불순물영역(3)으로 확산하는 것을 억제할 수 있다. 이 이유는 다음과 같다.As described above, the provision of the first semiconductor layer 6 can suppress the diffusion of impurities contained in the second semiconductor layer 7 into the impurity region 3. This reason is as follows.
제2반도체층에 주입된 고농도의 인이 불순물확산영역(3)으로 확산되려면은 인은 불순물이 주입안된 제1반도제층(6)을 통하여 확산되어야 한다. 즉 이는 불순물확산원이 기판으로부터 멀리 떨어져 위치하고 있는 것과 같다. 그러므로 동일한 열처리에서 종래 실시예보다 더 적은량의 불순물이 기판에 도달하게 되고 소망의 접합깊이를 얻을 수 있게 된다.In order for the high concentration of phosphorus injected into the second semiconductor layer to diffuse into the impurity diffusion region 3, phosphorus must be diffused through the first semiconductor layer 6 into which no impurities are injected. That is, the impurity diffusion source is located far from the substrate. Therefore, in the same heat treatment, smaller amounts of impurities reach the substrate and the desired junction depth can be obtained.
제19도는 제18도의 불순물확산영역(3)과의 접합부에 있어서 X-X선에 따른 단면의 불순물농도를 표시하는 그래프이다.FIG. 19 is a graph showing the impurity concentration of the cross section along the X-X ray at the junction with the impurity diffusion region 3 of FIG.
상술한 종래의 불순물농도를 표시하는 제46도와 비교하여 불순물의 접합깊이가 억제되어 있음을 제19도에서 볼 수 있다. 또 비트선(10)과 불순물확산영역(4)의 접합부의 경우도 같다.It can be seen from FIG. 19 that the junction depth of impurities is suppressed as compared with FIG. 46 showing the conventional impurity concentration described above. The same applies to the junction of the bit line 10 and the impurity diffusion region 4.
이결과, 제 1반도체층(6)과 버퍼층(10a)은 제 2 반도체층(7)과 주도전층(10b)로부터의 불순물확산으로 인하여 더욱 도전성을 증가하고, 제1반도체층(6)과 불순물확산영역(3)간 및 주도전층(10b)와 불순물확산영역(4)간의 전기적접합을 가능하게 한다.As a result, the first semiconductor layer 6 and the buffer layer 10a further increase conductivity due to the diffusion of impurities from the second semiconductor layer 7 and the main conductive layer 10b, and the first semiconductor layer 6 and the impurities Electrical contact between the diffusion regions 3 and between the main conductive layer 10b and the impurity diffusion region 4 is made possible.
다음은 이 발명에 의한 반도체장치의 제2실시예를 설명한다.Next, a second embodiment of the semiconductor device according to the present invention will be described.
제20도를 참조하여, 상술한 제1실시예의 구성과 비교할때 제1반도체층과 제2반도체층간에 산화막(30)을 설치한다. 이 산화막을 구비함으로써 제2반도체층으로부터의 불순물확산을 더욱 억제할 수 있다.Referring to FIG. 20, an oxide film 30 is provided between the first semiconductor layer and the second semiconductor layer in comparison with the configuration of the first embodiment described above. By providing this oxide film, it is possible to further suppress diffusion of impurities from the second semiconductor layer.
다시 제10도를 참조하여 이경우의 산화막(30) 제조방법에 있어서, 제1반도체층(6)이 형성된 다음 1시간정도 대기에 노출시켜 10A정도의 두께로 자연산화막을 형성한다. 이는 제1반도제층 및 제2반도체층의 도전성은 자연산화에 의하여 생긴 고루지 않는 두께의 산화막내의 핀홀(pin hole)과 같은 파인곳에 폴리실리콘층이 퇴적되므로 유지될 수 있기 때문이다. 그러한 핀홀이 없더라도 산화막이 10Å정도의 두께이면 터널전류가 흘러 제1반도체층 및 제2반도체층이 서로 도통하게 된다.Referring back to FIG. 10, in the method of manufacturing the oxide film 30 in this case, the first semiconductor layer 6 is formed, and then exposed to the atmosphere for about 1 hour to form a natural oxide film having a thickness of about 10A. This is because the conductivity of the first semiconductor layer and the second semiconductor layer can be maintained because the polysilicon layer is deposited at a fine point such as a pin hole in an oxide film of uneven thickness caused by natural oxidation. Even if there is no such pinhole, the tunnel current flows when the oxide film is about 10 [mu] s thick so that the first semiconductor layer and the second semiconductor layer are connected to each other.
상기 구성은 제1실시예와 동일한 기능과 효과를 나타낸다.The above configuration exhibits the same functions and effects as in the first embodiment.
앞에서 산소막(30)이 제1 및 제2의 반도체층사이에 설치된 경우를 설명하였으나, 마찬가지로 산화막을 비트선(10)을 형성하는 버퍼층(10a)과 주도전층(10b)간에 설치하여도 동일한 기능과 효과를 얻을 수 있다.Although the case where the oxygen film 30 is provided between the first and second semiconductor layers has been described above, the same function is provided even when the oxide film is provided between the buffer layer 10a and the main conductive layer 10b forming the bit line 10. And effect can be obtained.
상술한 각 실시예에서, Si, Ge,O, C 및 F와 같은 이온을 제1반도체층(6)과 반도체기판(1)간의 계면에 주입하여도 된다. 이는 상기 이온의 주입에 의하여 계면에 형성된 자연산화박막을 제거하여 도전성을 개량하는데 있다.In each of the above-described embodiments, ions such as Si, Ge, O, C, and F may be implanted at the interface between the first semiconductor layer 6 and the semiconductor substrate 1. This is to improve the conductivity by removing the natural oxide thin film formed at the interface by the implantation of the ions.
상기 실시예에서는 불순물이 주입안된 폴리실리콘을 제1반도체층(6a)과 비트선(10)을 구성하는 버퍼층(10a)에 사용하였으나 저농도의 폴리실리콘을 사용하여도 동일한 기능과 효과를 얻을 수 있다. 또, 불순물이 주입된 폴리실리콘을 제2도전층에 퇴적하는 대신에 퇴적중에 불순물을 폴리실리콘에 주입하여도 동일한 기능과 효과를 얻을 수 있다.In the above embodiment, polysilicon that is not implanted with impurities is used for the buffer layer 10a constituting the first semiconductor layer 6a and the bit line 10, but the same function and effect can be obtained even by using low concentration polysilicon. . In addition, instead of depositing the impurity-injected polysilicon on the second conductive layer, the same function and effect can be obtained by injecting the impurity into the polysilicon during deposition.
상기 각 실시예에서 P형 반도체기판내에 n형 불순물확산영역이 형성되나, 이 P형 불순물확산영역을 n형반도체기판내에 형성하여도 동일한 기능과 효과를 나타낸다.In each of the above embodiments, an n-type impurity diffusion region is formed in the P-type semiconductor substrate, but the same function and effect is achieved even when the P-type impurity diffusion region is formed in the n-type semiconductor substrate.
다음은 이 발명의 제3실시예를 설명한다.The following describes a third embodiment of this invention.
상술한 제1 및 제2의 실시예에서는 불순물이 주입안된 폴리실리콘층 또는 불순물확산영역과 같은 도전형(제1 및 제2의 실시예에서 n형)의 저농도불순물이 함유된 폴리실리콘을 제1반도체층(6) 및 비트선(10)을 구성하는 버퍼층(10a)에 퇴적한다. 이 실시예에서는 불순물확산영역과 역도전형인 불순물이 주입된 폴리실리콘층이 제1반도체층(6)과 버퍼층(10a)에 퇴적된다.In the first and second embodiments described above, polysilicon containing a low concentration impurity of a conductive type (n-type in the first and second embodiments), such as a polysilicon layer without impurity implantation or an impurity diffusion region, is used. It deposits on the buffer layer 10a which comprises the semiconductor layer 6 and the bit line 10. FIG. In this embodiment, the polysilicon layer into which the impurity diffusion region and the reverse conductivity impurity are implanted is deposited on the first semiconductor layer 6 and the buffer layer 10a.
제21도는 이 실시예에 의하여 제조된 반도체장치(45)를 표시하는 단면도이다. 이 장치의 구조는 제1도와 같으므로 설명은 생략한다.21 is a sectional view showing a semiconductor device 45 manufactured by this embodiment. Since the structure of this apparatus is the same as FIG. 1, description is abbreviate | omitted.
다음은 이 발명에 의한 반도체장치의 제조방법을 설명한다. 층간절연막(42)에 불순물확산영역에 도달하는 접촉공(42a)을 형성하는 방법은 제1실시예에서 설명하고 제2도-제9도에 표시한 바와 같은 공정이므로 이들 공정의 설명은 생략한다.Next, a method of manufacturing a semiconductor device according to the present invention will be described. Since the method for forming the contact holes 42a reaching the impurity diffusion region in the interlayer insulating film 42 is the same process as described in the first embodiment and shown in FIGS. 2 to 9, the description of these processes will be omitted. .
다음에 제22도를 참조하여, 농도가 1×1014cm-3∼1×1019m-3정도의 P형 불순물이 주입된 폴리실리콘을 절연막(42) 및 접촉공(42a)의 표면을 따라 200Å∼5000Å두께로 퇴적하여 제1반도체층(6)을 형성한다.Next, referring to FIG. 22, polysilicon implanted with P-type impurities having a concentration of about 1 × 10 14 cm −3 to 1 × 10 19 m −3 is formed on the surfaces of the insulating film 42 and the contact hole 42a. As a result, the first semiconductor layer 6 is formed by depositing at a thickness of 200 kV to 5000 kPa.
제23도를 참조하여 농도가 1×1019cm-3∼1×1021cm-3인 n형 불술물이 주입된 폴리실리콘층을 제1반도체층(6)의 표면을 따라 200Å∼5000Å두께로 퇴적하여 제2반도체층(7)을 형성한다. 이때의 형상에서 Y-Y선에 따른 단면의 불순물농도를 제24도에 표시한다. 그후, 제1실시예와 같은 공정을 통하여 제21도에 표시한 단면구조를 가진 반도체장치를 형성할 수 있다.Referring to FIG. 23, a polysilicon layer into which an n-type impurity having a concentration of 1 × 10 19 cm -3 to 1 × 10 21 cm -3 is implanted is formed along the surface of the first semiconductor layer 6 to 200 m to 5000 m thick. Is deposited to form a second semiconductor layer (7). The impurity concentration of the cross section along the YY line in the shape at this time is shown in FIG. Thereafter, the semiconductor device having the cross-sectional structure shown in FIG. 21 can be formed through the same process as in the first embodiment.
이와 같이 형성된 반도체장치(40)는 제21도의 X-X선에 따른 단면의 불순물농도는 제25도에 표시한 바와 같으며 이는 불순물영역(3)의 접합깊이를 증대시키지 않고 이 장치를 형성할 수 있음을 표시하고 있다. 마찬가지로, 제3실시예에 의한 배선층(10)을 형성하는 버퍼층(10a)은 불순물확산영역(4)과 역도전성의 불순물이 함유된 폴리실리콘층을 사용하여도 같은 기능과 효과를 나타낸다.In the semiconductor device 40 thus formed, the impurity concentration in the cross section along the line XX in FIG. 21 is as shown in FIG. 25, which can form the device without increasing the junction depth of the impurity region 3. Is displayed. Similarly, the buffer layer 10a forming the wiring layer 10 according to the third embodiment has the same function and effect even when a polysilicon layer containing an impurity diffusion region 4 and a reverse conductive impurity is used.
각 실시예에서, 제2반도체층(7)내의 불순물이 확산을 통하여 감소되나, 제2반도체층(7)으로부터 확산되는 불순물량은 제2반도제층내에 함유된 불순물량에 비하여 상당히 작다. 그러므로 제2반도체층의 불순물 농도는 영향을 받지않는다.In each embodiment, the impurities in the second semiconductor layer 7 are reduced through diffusion, but the amount of impurities diffused from the second semiconductor layer 7 is considerably smaller than the amount of impurities contained in the second semiconductor layer. Therefore, the impurity concentration of the second semiconductor layer is not affected.
이 발명에 의한 반도체장치에는 제1반도체층의 표면에 따라 형성된 것보다 고농도의 불순물을 함유하는 제2반도체층이 설치된다. 이러한 구성은 제1반도체층과 제2반도체층으로 구성된 콘덴서의 단부에 전계집중을 감소시키며 이에 따라 콘덴서의 혼란을 방지한다. 또한, 이 발명에 의한 반도체장치에는 도전층과, 이 도전층상에 층간절연막을 개재시켜 형성된 제1반도체층이 설치된다.In the semiconductor device according to the present invention, a second semiconductor layer containing a higher concentration of impurities than that formed along the surface of the first semiconductor layer is provided. This configuration reduces the field concentration at the ends of the capacitor composed of the first semiconductor layer and the second semiconductor layer, thereby preventing condensation of the capacitor. The semiconductor device according to the present invention is provided with a conductive layer and a first semiconductor layer formed on the conductive layer with an interlayer insulating film interposed therebetween.
이 제1반도체층보다 고농도의 불순물을 함유하는 제2반도체층이 제 1반도체층상에 설치된다. 이결과, 제1반도체층과 제2반도체층에 의하여 구성된 콘덴서의 하부전극과 도전층간의 기생용량이 감소되어 반도체장치의 고속처리를 달성한다. 또 이 발명에 의한 반도체장치에는 절연막을 개제시킨 제1도전층과 제2도전층이 설치된다. 이 제1도전층과 제2도전층에는 각각 절연막에 인접한 영역에 제1 및 제2의 버퍼층이 있다. 절연막에 대한 각 버퍼층의 대향측에는 제1 및 제2의 주도전층이 설치된다.A second semiconductor layer containing a higher concentration of impurities than the first semiconductor layer is provided on the first semiconductor layer. As a result, the parasitic capacitance between the lower electrode and the conductive layer of the capacitor constituted by the first semiconductor layer and the second semiconductor layer is reduced to achieve high speed processing of the semiconductor device. The semiconductor device according to the present invention is provided with a first conductive layer and a second conductive layer with an insulating film interposed therebetween. The first conductive layer and the second conductive layer have first and second buffer layers in regions adjacent to the insulating film, respectively. First and second main conductive layers are provided on opposite sides of the buffer layer to the insulating film.
이와 같은 구성은 제1도전층과 제2도전층간의 기생용량을 감소시켜 반도체장치의 처리속도를 증가시킨다. 이 발명에 의한 반도체장치의 제조방법에 의하면 제1반도체층을 형성한 다음 소정농도의 불순물을 함유하는 제2반도체층을 제1반도체층상에 형성한다.Such a configuration reduces the parasitic capacitance between the first conductive layer and the second conductive layer, thereby increasing the processing speed of the semiconductor device. According to the semiconductor device manufacturing method according to the present invention, after forming the first semiconductor layer, a second semiconductor layer containing impurities of a predetermined concentration is formed on the first semiconductor layer.
이와 같은 구성으로 제2반도체층에 주입된 고농도의 불순물은 불순물영역으로 확산되기 위하여는 제1반도체층을 통과하지 않으면 안되며 이는 제2반도체층에 함유된 불순물이 불순물영역으로 확산하여 확대되는 것을 방지하게 된다. 또 이 발명에 의한 반도체장치의 제조방법에 의하면 제1반도체층과 제2반도체간에 자연산화막을 형성한다.In this way, the high concentration of impurities injected into the second semiconductor layer must pass through the first semiconductor layer in order to diffuse into the impurity region, which prevents the impurities contained in the second semiconductor layer from diffusing into the impurity region and expanding. Done. In addition, according to the method for manufacturing a semiconductor device according to the present invention, a natural oxide film is formed between the first semiconductor layer and the second semiconductor.
이와 같은 구성은 또한 하부전극에 함유된 불순물이 불순물영역으로 확산되는 것을 억제하여 이에 따라 각 제조공정에서 열처리시 불순물영역의 확대를 방지하게 된다.Such a configuration also suppresses the diffusion of impurities contained in the lower electrode into the impurity regions, thereby preventing the expansion of the impurity regions during heat treatment in each manufacturing process.
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